IC設(shè)計(jì)流程之實(shí)現(xiàn)篇全定制設(shè)計(jì)

1、IC設(shè)計(jì)流程之實(shí)現(xiàn)篇一一全定制設(shè)計(jì)要談IC設(shè)計(jì)的流程，首先得搞清楚IC和IC設(shè)計(jì)的分類。集成電路芯片從用途上可以分為兩大類：通用IC(如CPUDRAM/SRAM接口芯片等)和專用IC(ASIC)(ApplicationSpecificIntegratedCircuit),ASIC是特定用途的IC。從結(jié)構(gòu)上可以分為數(shù)字IC、模擬IC和數(shù)?；旌螴C三種，而SOC(SystemOnChip,從屬于數(shù)?；旌螴C)則會成為IC設(shè)計(jì)的主流。從實(shí)現(xiàn)方法上IC設(shè)計(jì)又可以分為三種，全定制(fullcustom)、半定制(Semi-custom)和基于可編程器件的IC設(shè)計(jì)。全定制設(shè)計(jì)方法是指基于晶體管級，所有器件

2、和互連版圖都用手工生成的設(shè)計(jì)方法，這種方法比較適合大批量生產(chǎn)、要求集成度高、速度快、面積小、功耗低的通用IC或ASIC。基于門陣列(gate-array)和標(biāo)準(zhǔn)單元(standard-cell)的半定制設(shè)計(jì)由于其成本低、周期短、芯片利用率低而適合于小批量、速度快的芯片。最后一種IC設(shè)計(jì)方向，則是基于PLD或FPG燔件的IC設(shè)計(jì)模式，是一種“快速原型設(shè)計(jì)”，因其易用性和可編程性受到對IC制造工藝不甚熟悉的系統(tǒng)集成用戶的歡迎，最大的特點(diǎn)就是只需懂得硬件描述語言就可以使用EDA工具寫入芯片功能。從采用的工藝可以分成雙極型(bipolar),MOSffi其他的特殊工藝。硅(Si)基半導(dǎo)體工藝中的雙極型

3、器件由于功耗大、集成度相對低，在近年隨亞微米深亞微米工藝的的迅速發(fā)展，在速度上對MOSff已不具優(yōu)勢，因而很快被集成度高，功耗低、抗干擾能力強(qiáng)的MOSf所替代。MOSFET：藝又可分為NMOSPMOS口CMOSE種；其中CMOS：藝發(fā)展已經(jīng)十分成熟，占據(jù)IC市場的絕大部分份額。GaAs器件因?yàn)槠湓诟哳l領(lǐng)域(可以在0.35um下很輕松作到10GH如彳散波IC中的廣泛應(yīng)用，其特殊的工藝也得到了深入研究。而應(yīng)用于視頻采集領(lǐng)域的CCD專感器雖然也使用IC一樣的平面工藝，但其實(shí)現(xiàn)和標(biāo)準(zhǔn)半導(dǎo)體工藝有很大不同。在IC開發(fā)中，常常會根據(jù)項(xiàng)目的要求(Specifications)、經(jīng)費(fèi)和EDAT具以及人力資源、

4、并考慮代工廠的工藝實(shí)際，采用不同的實(shí)現(xiàn)方法。其實(shí)IC設(shè)計(jì)這個(gè)領(lǐng)域博大精深，所涉及的知識工具領(lǐng)域很廣，本系列博文圍繞EDAX具展開，以實(shí)現(xiàn)方法的不同為主線，來介紹這三種不同的設(shè)計(jì)方法：全定制、半定制和基于FPGA的IC設(shè)計(jì)，這三種方法在EDA工具和流程上都有各自鮮明的特色，通過介紹這三種IC設(shè)計(jì)方法可以讓大家對IC設(shè)計(jì)有個(gè)清晰的思路，也順便介紹了其中涉及到的大多數(shù)EDAT具，并且避免了讀者陷入IC領(lǐng)域的某些細(xì)節(jié)中而不能一窺全貌之嫌。其實(shí)，無論是IC和ASIC,還是I/O芯片、CPUS片在EDAT具上的區(qū)別都不明顯，并且涉及某些應(yīng)用領(lǐng)域的特定的知識，需要讀者具備一定的背景知識，不適合用來作為介紹I

5、C的設(shè)計(jì)流程的入門級題材。全定制IC設(shè)計(jì)方法，是按照規(guī)定的功能與性能要求，先設(shè)計(jì)出滿足功能的電路，然后對電路的布局與布線進(jìn)行專門的優(yōu)化設(shè)計(jì)，以達(dá)到芯片的最佳性能。全定制IC設(shè)計(jì)的主要EDA工具有Cadence的Virtuoso、Synopsys的CustomDesigner（CD等，這兩款工具實(shí)際上提供一個(gè)集成設(shè)計(jì)環(huán)境，在這個(gè)環(huán)境里用戶可以方便地配置和利用各家EDA的工具來完成各個(gè)設(shè)計(jì)階段的任務(wù)。首先來看一看它的設(shè)計(jì)基本流程（如下圖）。圖11 .定義設(shè)計(jì)規(guī)格（DesignSpecification）典型的設(shè)計(jì)規(guī)格書描述了電路的功能（電流放大能力、信噪比、帶寬等），最大可容許的延時(shí)，以及其他的物

6、理性能，如功耗等。通常設(shè)計(jì)規(guī)格書給予電路設(shè)計(jì)者以較大的設(shè)計(jì)自由度：如選擇特定的電路拓?fù)浣Y(jié)構(gòu)，特定器件的位置，輸入輸出pin角的位置，MOSFE的寬長比等。下面是一個(gè)一個(gè)全加器的規(guī)格說明書：0.8um雙井CMOS：藝“加法”“進(jìn)位”的傳遞延時(shí)小于1.2ns“加法”“進(jìn)位”的轉(zhuǎn)換時(shí)間小于1.2ns電路面積小于1500平方微米動(dòng)態(tài)功耗<1mWVDD=5Vfmax=20MHZ2 .繪制電路圖電路圖繪制工具稱為SchematicCapture（下圖是Virtuoso中的Composer工具），可以提供門級和晶體管級的電路圖繪制功能，該步驟完成后可以生成網(wǎng)表文件供電路仿真之用。需要說明的是，各家產(chǎn)生

7、的Schematic文件不完全兼容，要從Synopsys的CD中讀入Virtuoso產(chǎn)生的電路圖似乎有些困難。再有一點(diǎn)就是從網(wǎng)表反過來生成電路圖這一功能在這兩家的工具中都沒有被支持，有一個(gè)第三方工具spicevison有此功能，但是否能導(dǎo)入Virtuoso或CD中者不得而知，spicevison這個(gè)工具的用處在于晶體管級的調(diào)試（對照網(wǎng)表和電路圖），不在于其生成的電路圖的通用性。圖23 .產(chǎn)生子電路或電路單元符號在有層次結(jié)構(gòu)（hierarchical）的電路中，使用用戶自定義的電路圖符號來代替整個(gè)子電路塊，有利于減少重復(fù)繪制這些頻繁出現(xiàn)的子電路塊，使整個(gè)頂層的電路整潔而有序，避免出現(xiàn)一個(gè)一大片的

8、扁平（flatten）的電路圖。如反相器INV,NO濟(jì)口NAD噂，在設(shè)計(jì)中一般都使用自定義的電路符號代替，這也是代工廠提供PDK中常用的一個(gè)手法。4 .電路仿真這一步將調(diào)用電路仿真器，如HSPICESPECTREELDO等來實(shí)現(xiàn)電路的仿真，用以驗(yàn)證電路的各項(xiàng)電性指標(biāo)是否符合規(guī)格說明書。在集成設(shè)計(jì)環(huán)境中用戶可以通過配置自由地選擇使用這些仿真器，如在VirtuosoADEAnalogDesignEnvironment），可以方便地使用HSPICE來仿真，當(dāng)然前提是生成HSPICE格式的網(wǎng)表。在圖1中有一個(gè)迭代-循環(huán)的箭頭，說明這一步可能需要迭代，若仿真的結(jié)果不滿足規(guī)格說明書，需要調(diào)整電路圖，然后再

9、做仿真。這一步由于沒有寄生參數(shù)加入網(wǎng)表，通常叫做版圖前仿真（Pre-layoutsimulation）。另外，電路仿真需要代工廠提供的元器件庫（代工廠一般以PDK包提供給客戶，里面包含各種器件的spice模型，technologyfile,Designrule等）5 .生成版圖版圖的生成是至關(guān)重要的一環(huán)，是連接電路設(shè)計(jì)與芯片代工廠的一個(gè)橋梁，版圖不僅反映了電路圖的連接關(guān)系和各種元器件規(guī)格，還反映了芯片的制造過程和工藝（具體將在另一篇博文中專門敘述）。由電路圖Schematic到版圖繪制一般使用集成開發(fā)環(huán)境中的LayoutEditor。生成版圖有兩種途徑，一是手工繪制而成（根據(jù)具體的工藝文件-t

10、echnologyfile）,另一種是自動(dòng)生成（具體可參考VirtuosoLayout,Synopsys的ICWB。生成的文件格式為GDSII或CIF,都是國際流行的標(biāo)準(zhǔn)格式。6 .DRC檢查DRC-DesignRuleCheck,版圖生成完成后，還需要進(jìn)行“設(shè)計(jì)規(guī)則檢查”，這是一些由特定的制造工藝水平確定的規(guī)則，如poly-polycontact的最小間距，metal-metal的最小間距和metal的最大寬度等等。這些規(guī)則體現(xiàn)了芯片制造的“良率（即合格率）”和芯片性能的折衷。（圖3顯示出有兩處違反DRC都是metal的寬度超過設(shè)計(jì)規(guī)則要求）EDAT具有CadenceVirtuosoiDRC

11、、Dracula（這是一個(gè)獨(dú)立的版圖驗(yàn)證工具，具有DRC/ERCLVS寄生參數(shù)提取等多種功能），Synopsys的Hercules（DRCLVS檢查）。圖37 .寄生參數(shù)提取當(dāng)版圖的DRC完成之后，需要提取該電路的寄生參數(shù)以用來比較精確地模擬現(xiàn)實(shí)芯片的工作情形，寄生參數(shù)包含寄生電阻和寄生電容，在高頻電路設(shè)計(jì)中還需要提取寄生的電感。EDA工具主要有StarRC,Calibre,Dracula等。這些寄生參數(shù)一般都簡化成一個(gè)或多個(gè)lumpedR/C/L,“插入”相應(yīng)的電路節(jié)點(diǎn)處，一般都是與電壓無關(guān)的線性無源器件。這樣經(jīng)過寄生參數(shù)提取后生成的網(wǎng)表文件，被稱為“post-layoutnetlist8.

12、LVS檢查Layout-versus-Schematic（LVS）Check,LVS將比較原來的電路圖的“拓?fù)渚W(wǎng)絡(luò)”與從版圖提取出來的拓?fù)浣Y(jié)構(gòu)，并證明二者是完全等價(jià)的。LVS提供了另一個(gè)層次的檢查以保證設(shè)計(jì)的完整性和可靠性一一這個(gè)版圖是原來設(shè)計(jì)的物理實(shí)現(xiàn)。LVS只能保證電路的拓?fù)浣Y(jié)構(gòu)是一致的，并不能保證最后電路的電學(xué)性能一定滿足設(shè)計(jì)規(guī)格書。典型的LVS錯(cuò)誤為，兩個(gè)晶體管的不當(dāng)連接關(guān)系，或遺漏的連線等。9.后仿真可以從圖1看到，在DRCfflLVS這兩步上都有返回layout的迭代，說明若要設(shè)計(jì)流程成功進(jìn)行到“post-layoutsimulation”即后仿真這一階段，需要清除所有DRCF口L

13、VS的錯(cuò)誤信息。后仿真的輸入是包含原始電路信息以及寄生信息的網(wǎng)表，是最接近真實(shí)電路的網(wǎng)表文件。通過“后仿真”，可以獲得該設(shè)計(jì)完整真實(shí)的性能：延時(shí)、功耗、邏輯功能、時(shí)序信息等信息，這一過程也是驗(yàn)證整個(gè)設(shè)計(jì)是否成功的“最后一關(guān)”，若不滿足規(guī)格說明書要求則需要從頭來過一一從調(diào)整Schematic開始重新走完新一輪的設(shè)計(jì)流程。與pre-layout仿真（第4步）不同的是，HSPICE<SPECTR的輸入文件除了原始網(wǎng)表外，還須要一些寄生參數(shù)的文件（如spf、spef）,這一種電路仿真又稱“back-annotationsimulation”（具體參見HSPIC即戶手冊）。評價(jià)與說明以上的9個(gè)步驟

14、只能保證該設(shè)計(jì)在simulation的角度是經(jīng)過“驗(yàn)證了的”，并不保證制造出來的電路一定和simulation出來的結(jié)果一致，所以在大規(guī)模投放代工廠制造（又稱“流片”）之前，還需要經(jīng)過一些小批量的“試流片”，這叫做“硅驗(yàn)證”（siliconverification）。通過硅驗(yàn)證后的設(shè)計(jì)才是真正成功的設(shè)計(jì)，我們經(jīng)常聽說的“硬IP”就是指這一類經(jīng)過硅驗(yàn)證過的成功的設(shè)計(jì)，“軟IP”通常指的是只是通過以上9步的EDAI具驗(yàn)證的設(shè)計(jì)。另外，與下一篇博文將要介紹的半定制IC設(shè)計(jì)流程相比，全定制設(shè)計(jì)缺少“綜合（synthesis）、布局布線（placeandroute）”等步，說明全定制設(shè)計(jì)不可能或者很困難實(shí)現(xiàn)綜合和自動(dòng)布局布線，歷史上曾經(jīng)有很多公司致力于此，但都中道崩殂。目前的EDA設(shè)計(jì)流程很多步驟要靠手工操作，這就需要很多的技巧和設(shè)計(jì)經(jīng)驗(yàn)。其次，全定制設(shè)計(jì)的電路是一些規(guī)模比較小，需要非常好的性能，并且重復(fù)利用率很高的“關(guān)鍵電路模塊”，很多是模擬電路，或數(shù)?；旌想娐?，由于其設(shè)計(jì)過程復(fù)雜而對設(shè)計(jì)者的經(jīng)驗(yàn)要求甚高，被業(yè)界稱之為“藝術(shù)品級電路設(shè)計(jì)”。還有一點(diǎn)需要說明，全定制IC設(shè)計(jì)不等于模擬電路設(shè)計(jì)，盡管該設(shè)計(jì)中一