可編程時(shí)序邏輯電路

1、01一、可編程同步加法計(jì)數(shù)器一、可編程同步加法計(jì)數(shù)器A0B0A1B1A2B2A3B3CC14585A BA0A1A2A374161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR11A B若若 N = 11 可編程同步減法計(jì)數(shù)器可編程同步減法計(jì)數(shù)器利用集成減法或可逆計(jì)數(shù)器的預(yù)置數(shù)功能實(shí)現(xiàn)。利用集成減法或可逆計(jì)數(shù)器的預(yù)置數(shù)功能實(shí)現(xiàn)。如二進(jìn)制減法計(jì)數(shù)器如二進(jìn)制減法計(jì)數(shù)器 CC14526 ：CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D31ENCRLDCR1D0 D1 D2 D3LDBEN異步異步清零清零異步異步置數(shù)置數(shù)CF 級聯(lián)反饋輸入級聯(lián)反饋輸入

2、nnnnQQQQCFBO0123 (一一) N 161CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D3ENCRLDB0ENCC14526Q0 Q1 Q2 Q3CPBOCFD0 D1 D2 D3ENCRLDB1級聯(lián)級聯(lián)原則原則:1. 最高一級的最高一級的 CF 接接 1；2. BO接低一級的接低一級的CF ；3. 低一級的低一級的Q3接高一級的接高一級的CP ；4. 最低一級的最低一級的BO接本級的接本級的EN；5. 其余各級的其余各級的 EN = 0 ；6. 各級的各級的CR接在一起接在一起、 LD 接在一起由接在一起由 S 控制?？刂?。CRVDDS1CC14526Q

3、0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D3ENCRLDB0ENCC14526Q0 Q1 Q2 Q3CPBOCFD0 D1 D2 D3ENCRLDB1CRVDDSCFCF0N0工作工作原理原理:N11. 將預(yù)置數(shù)送入計(jì)數(shù)器，使將預(yù)置數(shù)送入計(jì)數(shù)器，使 N = N0 + 16N1；2. 因因 CF0 = B1 = 0，一直按減法規(guī)律計(jì)數(shù)；，一直按減法規(guī)律計(jì)數(shù)； 3. 當(dāng)高一級減至當(dāng)高一級減至0， CF0 = B1 = 1，待低一級也減，待低一級也減至至0，EN = B0 = 0，禁止，禁止CP 輸入，計(jì)數(shù)完成。輸入，計(jì)數(shù)完成。(Programmable Logic Device)一、

4、一、PLD的基本結(jié)構(gòu)和分類的基本結(jié)構(gòu)和分類(一一) 基本結(jié)構(gòu)基本結(jié)構(gòu)輸輸入入電電路路與與門門陣陣列列或或門門陣陣列列輸輸出出電電路路輸輸入入或項(xiàng)或項(xiàng)輸入項(xiàng)輸入項(xiàng)積項(xiàng)積項(xiàng)輸輸出出1AAAAAAPLD的輸入緩沖電路的輸入緩沖電路(二二) 分類分類1. 按可編程情況分按可編程情況分分分 類類與陣列與陣列或陣列或陣列輸出電路輸出電路出現(xiàn)年代出現(xiàn)年代PROM固定固定可編程可編程固定固定70年代初年代初PLA可編程可編程可編程可編程固定固定70年代中年代中PAL可編程可編程固定固定固定固定70年代末年代末GAL可編程可編程固定固定可組態(tài)可組態(tài)80年代初年代初(1) PROM 可編程只讀存儲器可編程只讀存儲

5、器I2 I1 I0O2 O1 O 0與與陣列陣列(固定固定)或或陣列陣列(可編程可編程)缺點(diǎn)：缺點(diǎn)： 只能實(shí)現(xiàn)標(biāo)準(zhǔn)只能實(shí)現(xiàn)標(biāo)準(zhǔn) 與或式與或式 芯片面積大芯片面積大 利用率低利用率低,不經(jīng)濟(jì)不經(jīng)濟(jì)用途：用途： 存儲器存儲器 函數(shù)表函數(shù)表 顯示譯碼電路顯示譯碼電路(Programmable Read Only Memory）(2) PLA 可編程邏輯陣列可編程邏輯陣列I2 I1 I0O2 O1 O 0與與陣列陣列(可編程可編程)或或陣列陣列(可編程可編程)優(yōu)點(diǎn)：優(yōu)點(diǎn)： 與陣列、或陣列與陣列、或陣列 都可編程都可編程 能實(shí)現(xiàn)最簡與或式能實(shí)現(xiàn)最簡與或式 缺點(diǎn)：缺點(diǎn)： 價(jià)格較高價(jià)格較高 門的利用率不高門

6、的利用率不高(Programmable Logic Array)(3) PAL 可編程陣列邏輯可編程陣列邏輯I2 I1 I0O2 O1 O 0與與陣列陣列(可編程可編程)或或陣列陣列(固定固定)優(yōu)點(diǎn)：優(yōu)點(diǎn)： 速度高速度高 價(jià)格低價(jià)格低 采用編程器現(xiàn)場采用編程器現(xiàn)場 編程編程 缺點(diǎn)：缺點(diǎn)： 輸出方式固定輸出方式固定 一次編程一次編程(Programmable Array Logic)(4) GAL 通用陣列邏輯通用陣列邏輯I2 I1 I0O2 O1 O 0與與陣列陣列(可編程可編程)或或陣列陣列(固定固定)優(yōu)點(diǎn)：優(yōu)點(diǎn)： 具有具有 PAL 的功能的功能 采用邏輯宏單元采用邏輯宏單元 使輸出自行組態(tài)

7、使輸出自行組態(tài) 功能更強(qiáng)，使用功能更強(qiáng)，使用 靈活，應(yīng)用廣泛靈活，應(yīng)用廣泛 (Generic Array Logic)2. 按可編程和改寫方法分按可編程和改寫方法分PLD編程方式編程方式改寫方法改寫方法特點(diǎn)、用途特點(diǎn)、用途第一代第一代一次性掩模一次性掩模（廠家）（廠家）不能改寫不能改寫固定程序、數(shù)據(jù)、函固定程序、數(shù)據(jù)、函數(shù)表、字符發(fā)生器數(shù)表、字符發(fā)生器第二代第二代編程器編程器(用戶用戶)紫外光擦除紫外光擦除 先擦除，后編程先擦除，后編程第三代第三代編程器編程器(用戶用戶)電擦除電擦除擦除、編程同時(shí)進(jìn)行擦除、編程同時(shí)進(jìn)行第四代第四代在系統(tǒng)可編程在系統(tǒng)可編程軟件軟件直接在目標(biāo)系統(tǒng)或線直接在目標(biāo)系統(tǒng)

8、或線路板上編程路板上編程3. 按組合、時(shí)序分按組合、時(shí)序分組合型組合型 PAL組合組合電路電路PROM、 PLA時(shí)序時(shí)序電路電路時(shí)序型時(shí)序型 PALGAL (也可實(shí)現(xiàn)組合電路也可實(shí)現(xiàn)組合電路)二、二、PLD的基本原理的基本原理PROM的原理已在第三章介紹，不贅述的原理已在第三章介紹，不贅述(一一) PAL的基本原理的基本原理1. 基本門陣列結(jié)構(gòu)基本門陣列結(jié)構(gòu)0 1 2 3 4 5 6 7 3101234567OI1輸輸 入入 項(xiàng)項(xiàng)第一乘積第一乘積項(xiàng)控制三項(xiàng)控制三態(tài)輸出態(tài)輸出可編程與陣列可編程與陣列固定或門固定或門2. PAL的異步的異步I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)IOi1Ii0 13. PAL的寄存

9、器輸出結(jié)構(gòu)的寄存器輸出結(jié)構(gòu)OiCPIiD QQOED 觸發(fā)器的輸出端引入反饋觸發(fā)器的輸出端引入反饋, 能實(shí)現(xiàn)計(jì)數(shù)、移位等。能實(shí)現(xiàn)計(jì)數(shù)、移位等。4. 組合型組合型 PAL0 1 2 3 4 5 6 7 3101234567O1I1IO2I2I3 (PAL 16L8)輸入變量：輸入變量：I1 I10， IO2 IO7 輸出變量：輸出變量：O1、 IO2 IO7、O8 5. 時(shí)序型時(shí)序型 PAL0 1 2 3 4 5 6 7 3101234567O2CPIO1I1I2 D QQ OECP 控制控制 6個(gè)個(gè)D 觸發(fā)器接受相應(yīng)或門輸出觸發(fā)器接受相應(yīng)或門輸出Q 經(jīng)緩沖反饋回與陣列，實(shí)現(xiàn)寄存功能。經(jīng)緩沖反饋

10、回與陣列，實(shí)現(xiàn)寄存功能。(二二) GAL的基本原理的基本原理 在在PAL結(jié)構(gòu)的基礎(chǔ)上，采用輸出邏輯宏單元結(jié)結(jié)構(gòu)的基礎(chǔ)上，采用輸出邏輯宏單元結(jié)構(gòu)構(gòu)成構(gòu)構(gòu)成GAL。輸出邏輯宏單元輸出邏輯宏單元 (OLMC Out Logic Cell) OLMC 有有 5 種種不同的不同的輸出組態(tài)輸出組態(tài) 5種輸出組態(tài)由種輸出組態(tài)由結(jié)構(gòu)控制字結(jié)構(gòu)控制字來決定來決定 通過通過編程編程對對GAL芯片內(nèi)部的芯片內(nèi)部的結(jié)構(gòu)控制字寄存器結(jié)構(gòu)控制字寄存器 進(jìn)行設(shè)置進(jìn)行設(shè)置1. 輸出邏輯宏單元輸出邏輯宏單元 OLMCOECKI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100

11、TSMUXCKOEXOR(n)接鄰近單元接鄰近單元輸出輸出I /O(m)VCCAC0AC1(n)AC1(m)接與接與陣列陣列0 1兩個(gè)兩個(gè)2選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器兩兩個(gè)個(gè)4選選1數(shù)數(shù)據(jù)據(jù)選選擇擇器器乘積項(xiàng)數(shù)乘積項(xiàng)數(shù)據(jù)選擇器據(jù)選擇器輸出數(shù)據(jù)輸出數(shù)據(jù)選擇器選擇器0組合輸出組合輸出1寄存器輸出寄存器輸出三態(tài)數(shù)據(jù)三態(tài)數(shù)據(jù)選擇器選擇器反饋數(shù)據(jù)反饋數(shù)據(jù)選擇器選擇器反饋反饋2. FMUX的輸出與三個(gè)結(jié)構(gòu)控制字的關(guān)系的輸出與三個(gè)結(jié)構(gòu)控制字的關(guān)系OEI /O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)CKOEXOR(n)接鄰近單元接鄰近單元輸出輸出I /O(m)AC0AC

12、1(n)AC1(m)AC0 AC1 (n) AC1 (m) FMUX的選擇的選擇 1 0 1 1 0 1 0 0 D 觸發(fā)器的觸發(fā)器的 Q本單元輸出本單元輸出 I /O (n) 鄰近單元輸出鄰近單元輸出 I /O (m) 地地 3. OLMC 的輸出組態(tài)的輸出組態(tài)SYN AC0 AC1 (n)功功 能能 注注 0 1 0寄存器輸出寄存器輸出純時(shí)序輸出純時(shí)序輸出 0 1 1組合與寄存組合與寄存器輸出器輸出本宏單元為組合輸出，一本宏單元為組合輸出，一個(gè)以上宏單元寄存器輸出個(gè)以上宏單元寄存器輸出 1 0 0純組合輸出純組合輸出無內(nèi)部反饋和使能控制無內(nèi)部反饋和使能控制 1 0 1純輸入方式純輸入方式輸

13、入為輸入為I /O (m)三態(tài)門禁止三態(tài)門禁止 1 1 1組合輸出組合輸出組合組合I /O 輸出輸出,乘積項(xiàng)乘積項(xiàng)P1控控制輸出使能制輸出使能4. GAL的主要特點(diǎn)的主要特點(diǎn)(1) 通用性強(qiáng)通用性強(qiáng) 每一個(gè)每一個(gè)OLMC均可組態(tài)成組合或時(shí)序電路均可組態(tài)成組合或時(shí)序電路 輸入引腳不夠時(shí)可將輸入引腳不夠時(shí)可將OLMC組合成輸入端組合成輸入端 可構(gòu)成較復(fù)雜的時(shí)序電路可構(gòu)成較復(fù)雜的時(shí)序電路(2) 100%可編程可編程 可重復(fù)擦寫上百次甚至萬次可重復(fù)擦寫上百次甚至萬次, PAL為一次編程為一次編程(3) 100%可測試可測試(4) 隱含成本低隱含成本低 與原始成本大致相同與原始成本大致相同5. 幾種常見的幾種常見的G