單元2 集成邏輯門(mén)電路PPT課件

1、單元 2 集成邏輯門(mén)電路內(nèi)容內(nèi)容：1. .邏輯門(mén)電路基本知識(shí)邏輯門(mén)電路基本知識(shí) 2. .集成門(mén)電路功能測(cè)試集成門(mén)電路功能測(cè)試 3. .集成邏輯門(mén)電路的實(shí)踐應(yīng)用集成邏輯門(mén)電路的實(shí)踐應(yīng)用重點(diǎn)：重點(diǎn)：邏輯門(mén)電路的邏輯功能和外特性邏輯門(mén)電路的邏輯功能和外特性 集成路的功能測(cè)試與應(yīng)用集成路的功能測(cè)試與應(yīng)用難點(diǎn)：難點(diǎn)：集成邏輯門(mén)電路的應(yīng)用集成邏輯門(mén)電路的應(yīng)用單元單元2 集成邏輯門(mén)電路集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路 集成電路是將若干個(gè)晶體管、二極管和電阻集集成電路是將若干個(gè)晶體管、二極管和電阻集成并封裝在一起的器件。與分立電路相比，集成電成并封裝在一起的器件。與分立電路相比，集成電路使數(shù)字電路的體積

2、大大縮小，功耗降低，工作速路使數(shù)字電路的體積大大縮小，功耗降低，工作速度和可靠性得到提高。度和可靠性得到提高。2.1 常用集成邏輯門(mén)電路的功能測(cè)試常用集成邏輯門(mén)電路的功能測(cè)試2.1.1 數(shù)字集成電路的封裝及引腳數(shù)字集成電路的封裝及引腳單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路 DIP封裝的集成電路引腳編號(hào)方法：芯片的一端封裝的集成電路引腳編號(hào)方法：芯片的一端有半月形缺口有半月形缺口( (有些是一個(gè)小圓點(diǎn)，凹口或一個(gè)斜切有些是一個(gè)小圓點(diǎn)，凹口或一個(gè)斜切角角) )用來(lái)指示引腳編號(hào)的起始位置；起始標(biāo)志朝左，用來(lái)指示引腳編號(hào)的起始位置；起始標(biāo)志朝左，緊鄰這個(gè)起始引腳標(biāo)志的左下方引腳為第緊鄰這個(gè)起

3、始引腳標(biāo)志的左下方引腳為第1 1腳，其它腳，其它引 腳 按 逆 時(shí) 針 方 式 順 序 排 列 。引 腳 按 逆 時(shí) 針 方 式 順 序 排 列 。單元 2 集成邏輯門(mén)電路2.1.2 數(shù)字集成電路的連線及邏輯圖數(shù)字集成電路的連線及邏輯圖單元 2 集成邏輯門(mén)電路在連線時(shí)應(yīng)注意以下幾點(diǎn)在連線時(shí)應(yīng)注意以下幾點(diǎn)：1. .要使集成電路正常工作，必須要給集成電路提供合適要使集成電路正常工作，必須要給集成電路提供合適的電源。對(duì)于的電源。對(duì)于74LS系列的集成電路，要在電源端系列的集成電路，要在電源端( (Vcc) )和地和地( (GND) )之間加之間加5V直流電源；而直流電源；而CMOS器件在器件在VDD

4、端與端與V VSSSS端之間加端之間加315V直流電源。直流電源。2. .集成電路插入集成電路插入IC插座后，插座后，輸入端接邏輯電平開(kāi)關(guān)，輸入端接邏輯電平開(kāi)關(guān)，輸出端接邏輯電平顯示，若輸出端接邏輯電平顯示，若IC中有多個(gè)相同門(mén)時(shí)，先中有多個(gè)相同門(mén)時(shí)，先測(cè)試其中任意一個(gè)門(mén)電路的邏輯關(guān)系，接線方法如圖測(cè)試其中任意一個(gè)門(mén)電路的邏輯關(guān)系，接線方法如圖2.4所示。由于所示。由于CMOS門(mén)電路的內(nèi)部結(jié)構(gòu)不同，門(mén)電路的內(nèi)部結(jié)構(gòu)不同，單元 2 集成邏輯門(mén)電路2.1.3 常用門(mén)電路的邏輯功能及測(cè)試常用門(mén)電路的邏輯功能及測(cè)試一、與門(mén)電路一、與門(mén)電路 74LS08為四為四2輸入與門(mén)電路，圖輸入與門(mén)電路，圖( (a

5、) )表示了四個(gè)與門(mén)的輸入、輸出對(duì)應(yīng)關(guān)系。表示了四個(gè)與門(mén)的輸入、輸出對(duì)應(yīng)關(guān)系。其中其中14腳接腳接+5V電源，電源，7腳腳接地接地。測(cè)試其邏。測(cè)試其邏輯功能的接線方法如圖所示。將測(cè)試結(jié)果輯功能的接線方法如圖所示。將測(cè)試結(jié)果記錄在表中，判斷是否滿足記錄在表中，判斷是否滿足Y = AB的邏輯的邏輯功能。功能。真值表真值表單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路二、或門(mén)電路二、或門(mén)電路單元 2 集成邏輯門(mén)電路74LS32是四是四2輸入或門(mén)電輸入或門(mén)電路，圖路，圖(a)為其引腳排列圖。測(cè)為其引腳排列圖。測(cè)試其邏輯功能的接線方法如圖試其邏輯功能的接線方法如圖(b)所示。所示。將測(cè)試結(jié)果記錄在表將

6、測(cè)試結(jié)果記錄在表中，判斷是否滿足中，判斷是否滿足Y=A+B的邏的邏輯功能。輯功能。真值表真值表單元 2 集成邏輯門(mén)電路三、非門(mén)電路三、非門(mén)電路單元 2 集成邏輯門(mén)電路74LS04是六反相器，引腳排是六反相器，引腳排列如圖列如圖(a)所示，測(cè)試其邏輯功能的所示，測(cè)試其邏輯功能的接線方法如圖接線方法如圖(b)所示。所示。將測(cè)試結(jié)果將測(cè)試結(jié)果記錄在表中，判斷是否滿足的其邏記錄在表中，判斷是否滿足的其邏輯功能輯功能。真值表真值表單元 2 集成邏輯門(mén)電路四、與非門(mén)電路四、與非門(mén)電路單元 2 集成邏輯門(mén)電路 74LS00是四是四2輸入與非門(mén)電輸入與非門(mén)電路，如圖路，如圖(a)所示為其引腳排列所示為其引腳排

7、列圖，測(cè)試其邏輯功能的接線方圖，測(cè)試其邏輯功能的接線方法如圖法如圖(b)所示。所示。將測(cè)試結(jié)果記將測(cè)試結(jié)果記錄在表中，判斷是否滿足的其錄在表中，判斷是否滿足的其邏輯功能。邏輯功能。真值表真值表單元 2 集成邏輯門(mén)電路 74LS20是雙是雙4輸入與非門(mén)電輸入與非門(mén)電路，引腳排列如圖路，引腳排列如圖(a)所示，測(cè)所示，測(cè)試其邏輯功能的接線方法如圖試其邏輯功能的接線方法如圖(b)所示。將測(cè)試結(jié)果記錄在表中，所示。將測(cè)試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。判斷是否滿足其邏輯功能。單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路五、或非門(mén)電路五、或非門(mén)電路單元 2 集成邏輯門(mén)

8、電路 74LS02是四是四2輸入或非輸入或非門(mén)電路，其引腳排列如圖門(mén)電路，其引腳排列如圖(a)，測(cè)試其邏輯功能的接，測(cè)試其邏輯功能的接線方法如圖線方法如圖(b)所示。所示。將測(cè)將測(cè)試結(jié)果記錄在表中，判斷是試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。否滿足其邏輯功能。真值表真值表單元 2 集成邏輯門(mén)電路六、異或門(mén)電路六、異或門(mén)電路單元 2 集成邏輯門(mén)電路 74LS86是四是四2輸入異或門(mén)輸入異或門(mén)電路，引腳排列如圖電路，引腳排列如圖(a)所示，所示，測(cè)試其邏輯功能的接線方法如測(cè)試其邏輯功能的接線方法如圖圖(b)所示。所示。將測(cè)試結(jié)果記錄在將測(cè)試結(jié)果記錄在表中，判斷是否滿足的其邏輯表中，判斷是否滿足

9、的其邏輯功能。功能。真值表真值表單元 2 集成邏輯門(mén)電路七七、與或非門(mén)電路、與或非門(mén)電路單元 2 集成邏輯門(mén)電路 74LS51是雙是雙2路路2-2輸入輸入與或非門(mén)電路，引腳排列如與或非門(mén)電路，引腳排列如圖圖(a)所示，測(cè)試其邏輯功能所示，測(cè)試其邏輯功能的接線方法如圖的接線方法如圖(b)所示。將所示。將測(cè)試結(jié)果記錄在表中，判斷測(cè)試結(jié)果記錄在表中，判斷是否滿足其邏輯功能。是否滿足其邏輯功能。單元 2 集成邏輯門(mén)電路 CMOS與非門(mén)與與非門(mén)與TTL與與非門(mén)雖然內(nèi)部結(jié)構(gòu)不同，但非門(mén)雖然內(nèi)部結(jié)構(gòu)不同，但其邏輯功能完全一致。圖其邏輯功能完全一致。圖(a)給出了給出了CD4011引腳排列圖。引腳排列圖。請(qǐng)按

10、照?qǐng)D請(qǐng)按照?qǐng)D(b)接線，測(cè)試其邏接線，測(cè)試其邏輯功能，并填入表中。輯功能，并填入表中。真值表真值表九、九、CMOSCMOS與非門(mén)與非門(mén)單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路1. .歸納歸納異或門(mén)、與或非門(mén)分別在什么輸入情況下輸出異或門(mén)、與或非門(mén)分別在什么輸入情況下輸出低電平？什么情況下輸出高電平？低電平？什么情況下輸出高電平？2. .如果如果要用要用74LS51實(shí)現(xiàn)與非、或非邏輯功能，應(yīng)如何實(shí)現(xiàn)與非、或非邏輯功能，應(yīng)如何搭接電路？畫(huà)出原理圖。搭接電路？畫(huà)出原理圖。3. .多多輸入門(mén)電路的一個(gè)輸入端接連續(xù)脈沖時(shí)：輸入門(mén)電路的一個(gè)輸入端接連續(xù)脈沖時(shí)：其余的輸入端是什么邏輯狀態(tài)時(shí)，允許脈沖

11、通過(guò)？其余的輸入端是什么邏輯狀態(tài)時(shí)，允許脈沖通過(guò)？脈沖通過(guò)時(shí)，輸入和輸出波形有何脈沖通過(guò)時(shí)，輸入和輸出波形有何差別？差別？如果僅僅想用一個(gè)控制端控制輸入信號(hào)的通斷，其如果僅僅想用一個(gè)控制端控制輸入信號(hào)的通斷，其余端口如何處理？余端口如何處理？十、問(wèn)題與討論十、問(wèn)題與討論單元 2 集成邏輯門(mén)電路1.1.集電極集電極開(kāi)路與非門(mén)開(kāi)路與非門(mén)(OC門(mén)門(mén)) )和和CMOS漏極開(kāi)路與非漏極開(kāi)路與非門(mén)門(mén)(OD門(mén)門(mén)) TTL集電極開(kāi)路與非門(mén)也集電極開(kāi)路與非門(mén)也叫叫OC門(mén)。圖為其邏輯符號(hào)。門(mén)。圖為其邏輯符號(hào)。OC門(mén)工作時(shí)需要輸出端門(mén)工作時(shí)需要輸出端Z Z和電和電源源VCC之間外接一個(gè)上拉負(fù)載之間外接一個(gè)上拉負(fù)載電

12、阻電阻R。其邏輯表達(dá)式為其邏輯表達(dá)式為：ABCZ 十一、其它功能的十一、其它功能的 邏輯門(mén)電路簡(jiǎn)介邏輯門(mén)電路簡(jiǎn)介單元 2 集成邏輯門(mén)電路 OC門(mén)的應(yīng)用：門(mén)的應(yīng)用：實(shí)現(xiàn)線與實(shí)現(xiàn)線與。線與就是將幾個(gè)門(mén)的。線與就是將幾個(gè)門(mén)的輸出端直接相連，實(shí)現(xiàn)與的功能。所以，集電極開(kāi)輸出端直接相連，實(shí)現(xiàn)與的功能。所以，集電極開(kāi)路與非門(mén)很容易實(shí)現(xiàn)線與，因而擴(kuò)展了路與非門(mén)很容易實(shí)現(xiàn)線與，因而擴(kuò)展了TTL與非門(mén)與非門(mén)的功能。兩個(gè)的功能。兩個(gè)OC與非門(mén)輸出端相連后經(jīng)電阻與非門(mén)輸出端相連后經(jīng)電阻R接電接電源源VCC的電路。兩個(gè)的電路。兩個(gè)OC門(mén)線與時(shí)其邏輯功能為門(mén)線與時(shí)其邏輯功能為：CDABCDABZ可見(jiàn)，當(dāng)兩個(gè)可見(jiàn)，當(dāng)兩個(gè)

13、OCOC門(mén)輸出都為高電門(mén)輸出都為高電平平1 1時(shí)，輸出時(shí)，輸出Z Z才才為高電平為高電平1 1，否，否則輸出則輸出Z Z為低電為低電平平0 0。單元 2 集成邏輯門(mén)電路 用作驅(qū)動(dòng)電路用作驅(qū)動(dòng)電路。直接驅(qū)動(dòng)。直接驅(qū)動(dòng)LED、繼電器、脈沖變、繼電器、脈沖變壓器等。壓器等。在輸入都為高電平在輸入都為高電平時(shí)，輸出才為低電時(shí)，輸出才為低電平，平，LED亮；亮；OC門(mén)輸出高電平時(shí)，門(mén)輸出高電平時(shí)，LED暗。暗。說(shuō)明說(shuō)明：CMOS集成門(mén)電路也有類似集成門(mén)電路也有類似TTL的的OC門(mén)門(mén)(稱為稱為OD門(mén)，漏極開(kāi)路門(mén)，漏極開(kāi)路)門(mén)，其作用與門(mén)，其作用與TTL的的OC門(mén)、三態(tài)門(mén)、三態(tài)門(mén)相同。門(mén)相同。單元 2 集成

14、邏輯門(mén)電路2. .三態(tài)三態(tài)輸出門(mén)輸出門(mén)( (TSL門(mén)門(mén)) )所謂三態(tài)門(mén)，就是具有高電平、所謂三態(tài)門(mén)，就是具有高電平、低電平和高阻抗三種輸出狀態(tài)的門(mén)電路。低電平和高阻抗三種輸出狀態(tài)的門(mén)電路。 當(dāng)當(dāng)EN=1時(shí)，使與非門(mén)能正常工作，即輸出，故時(shí)，使與非門(mén)能正常工作，即輸出，故EN端又稱使能端；當(dāng)端又稱使能端；當(dāng)EN=0時(shí)，輸出端呈現(xiàn)高阻抗，時(shí)，輸出端呈現(xiàn)高阻抗，這時(shí)稱這時(shí)稱EN高電平有效高電平有效三三態(tài)門(mén)的主要用途是實(shí)現(xiàn)用同態(tài)門(mén)的主要用途是實(shí)現(xiàn)用同一根導(dǎo)線輪流傳送一根導(dǎo)線輪流傳送n個(gè)不同的數(shù)據(jù)或控制信號(hào)，如圖個(gè)不同的數(shù)據(jù)或控制信號(hào)，如圖所示。所示。 同樣，用三態(tài)輸出門(mén)可構(gòu)成雙向總線，它可同樣，用三態(tài)

15、輸出門(mén)可構(gòu)成雙向總線，它可通過(guò)通過(guò)EN的不同取值控制數(shù)據(jù)的雙向傳輸。的不同取值控制數(shù)據(jù)的雙向傳輸。 單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路3. .CMOS傳輸門(mén)傳輸門(mén) 圖所示是圖所示是CMOS傳輸門(mén)的邏輯符號(hào)。其中傳輸門(mén)的邏輯符號(hào)。其中C和和C為互補(bǔ)控制端，其低電平為為互補(bǔ)控制端，其低電平為0V，高電平為，高電平為VDD，輸入電壓輸入電壓ui在在0VDD范圍內(nèi)變化。范圍內(nèi)變化。由于由于MOSMOS管的結(jié)構(gòu)是對(duì)稱的，因此傳輸門(mén)具有雙向管的結(jié)構(gòu)是對(duì)稱的，因此傳輸門(mén)具有雙向性，也稱雙向開(kāi)關(guān)，即性，也稱雙向開(kāi)關(guān)，即CMOSCMOS傳輸門(mén)的輸出端和輸入傳輸門(mén)的輸出端和輸入端也可互換使用端也可互

16、換使用。 單元 2 集成邏輯門(mén)電路例例2.1： 正確連接正確連接4011CMOS集成芯片的外部線路，實(shí)現(xiàn)集成芯片的外部線路，實(shí)現(xiàn)圖圖(a)所示電路。所示電路。 實(shí)現(xiàn)電路如圖實(shí)現(xiàn)電路如圖(b)所示。所示。2.1.4 集成門(mén)電路的應(yīng)用集成門(mén)電路的應(yīng)用一、集成門(mén)電路的應(yīng)用一、集成門(mén)電路的應(yīng)用單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路例例2.2 利用一個(gè)利用一個(gè)TTL集成電路集成電路74LS00( (4輸入與非門(mén)輸入與非門(mén)) )來(lái)來(lái)構(gòu)造含有與非門(mén)、與門(mén)和反相器的電路，如圖構(gòu)造含有與非門(mén)、與門(mén)和反相器的電路，如圖(a)所所示。并寫(xiě)出邏輯表達(dá)式。示。并寫(xiě)出邏輯表達(dá)式。 使用集成芯片使用集成芯片74L

17、S00實(shí)現(xiàn)。邏輯電路連接實(shí)現(xiàn)。邏輯電路連接74LS00的的IC外部引腳，如圖外部引腳，如圖(b)所示。所示。單元 2 集成邏輯門(mén)電路BCAF 單元 2 集成邏輯門(mén)電路1. .二進(jìn)制運(yùn)算二進(jìn)制運(yùn)算 (1)加法加法：兩個(gè)一位二進(jìn)制數(shù)相加，可能的兩個(gè)一位二進(jìn)制數(shù)相加，可能的4種組種組合如下：合如下：二、算術(shù)運(yùn)算與電路二、算術(shù)運(yùn)算與電路其中本位和數(shù)用其中本位和數(shù)用Si表示，向高位的表示，向高位的進(jìn)位用進(jìn)位用Ci表示。表示。單元 2 集成邏輯門(mén)電路例例2.3 完成下列十進(jìn)制加法。將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)完成下列十進(jìn)制加法。將十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)并進(jìn)行加法運(yùn)算。對(duì)比兩組運(yùn)算制數(shù)并進(jìn)行加法運(yùn)算。對(duì)比兩組運(yùn)算結(jié)

18、果：結(jié)果： (a)4+3；(b)147+75 十進(jìn)制十進(jìn)制二進(jìn)制二進(jìn)制解：解：?jiǎn)卧?2 集成邏輯門(mén)電路 (2)減法減法：兩個(gè)一位二進(jìn)制數(shù)減法，可能的兩個(gè)一位二進(jìn)制數(shù)減法，可能的4種組種組合如下所示：合如下所示： 其中本位差數(shù)用其中本位差數(shù)用Ri表示，向高位的借位用表示，向高位的借位用Di表示。表示。例如：從例如：從A1借位借位1單元 2 集成邏輯門(mén)電路例例2.4 完成下列十進(jìn)制減法，并將十進(jìn)制數(shù)轉(zhuǎn)換為二完成下列十進(jìn)制減法，并將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)再進(jìn)行減法運(yùn)算。比較運(yùn)算結(jié)果：進(jìn)制數(shù)再進(jìn)行減法運(yùn)算。比較運(yùn)算結(jié)果： (a)27-10；(b)192-3。解：解：?jiǎn)卧?2 集成邏輯門(mén)電路 例例2.5

19、 完成下完成下列十進(jìn)制乘法，列十進(jìn)制乘法，并將并將十十進(jìn)制數(shù)進(jìn)制數(shù)轉(zhuǎn)換為轉(zhuǎn)換為二二進(jìn)制進(jìn)制數(shù)再進(jìn)行乘法數(shù)再進(jìn)行乘法運(yùn)算。比較答運(yùn)算。比較答案：案：(a)53;(b) 239(3)乘法乘法：在二進(jìn)制乘法運(yùn)算中，除了乘數(shù)僅為在二進(jìn)制乘法運(yùn)算中，除了乘數(shù)僅為“1”和和“0”外，二進(jìn)制乘法與十進(jìn)制乘法運(yùn)算規(guī)則相似。外，二進(jìn)制乘法與十進(jìn)制乘法運(yùn)算規(guī)則相似。解：解：?jiǎn)卧?2 集成邏輯門(mén)電路 (4)除法除法: :二進(jìn)制除二進(jìn)制除法與十進(jìn)制除法的過(guò)法與十進(jìn)制除法的過(guò)程一樣。程一樣。例例2.6 完成下列十進(jìn)制完成下列十進(jìn)制除法，將十進(jìn)制數(shù)轉(zhuǎn)除法，將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)再進(jìn)行換為二進(jìn)制數(shù)再進(jìn)行除法運(yùn)算。并比較結(jié)

20、除法運(yùn)算。并比較結(jié)果：果：(a)93;(b)13515解：解：?jiǎn)卧?2 集成邏輯門(mén)電路 2. .算術(shù)運(yùn)算電路算術(shù)運(yùn)算電路加法器加法器：能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器。：能實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯電路稱為加法器。(1)半加器半加器: :能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)相加而求得和及進(jìn)位的位二進(jìn)制數(shù)相加而求得和及進(jìn)位的邏輯電路稱為半加器。設(shè)兩個(gè)加數(shù)分別用邏輯電路稱為半加器。設(shè)兩個(gè)加數(shù)分別用Ai、Bi表示，本表示，本位和數(shù)用位和數(shù)用Si表示，向高位的進(jìn)位用表示，向高位的進(jìn)位用Ci表示。表示。半加器的邏輯半加器的邏輯表達(dá)式為：表達(dá)式為：iiiiiiiiiiSABA BABCAB 半加器的真值表半

21、加器的真值表單元 2 集成邏輯門(mén)電路半加器的邏輯圖及接線圖半加器的邏輯圖及接線圖：?jiǎn)卧?2 集成邏輯門(mén)電路(2)全加器全加器 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制位二進(jìn)制數(shù)相加并考慮數(shù)相加并考慮低位來(lái)的進(jìn)位低位來(lái)的進(jìn)位，即，即相當(dāng)于相當(dāng)于3個(gè)個(gè)1位二進(jìn)制數(shù)相加，求位二進(jìn)制數(shù)相加，求得得和和及及進(jìn)位進(jìn)位的邏輯電路稱為全加的邏輯電路稱為全加器。器。 設(shè)兩個(gè)加數(shù)分別用設(shè)兩個(gè)加數(shù)分別用Ai、Bi表表 示，低位來(lái)的進(jìn)位用示，低位來(lái)的進(jìn)位用Ci-1表示，表示，本位和數(shù)用本位和數(shù)用Si表示，向高位的進(jìn)表示，向高位的進(jìn)位用位用Ci表示，全加器的真值表，表示，全加器的真值表，如如表所表所示。示。全加器的真值表全加器的真值

22、表單元 2 集成邏輯門(mén)電路 實(shí)現(xiàn)全加器的邏輯圖方法一實(shí)現(xiàn)全加器的邏輯圖方法一邏輯表達(dá)式為：邏輯表達(dá)式為：1111111111iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiSA BCA B CA B CA BCABCCA BCA BCA B CA BC( AB )CA B 單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路 實(shí)現(xiàn)全加器的邏輯圖方法二實(shí)現(xiàn)全加器的邏輯圖方法二邏輯表達(dá)式為邏輯表達(dá)式為111111iiiiiiiiiiiiiiiiiiiiSA B CA BCA BCA B CCA BA CB C 單元 2 集成邏輯門(mén)電路 TTL與非門(mén)輸出電壓與非門(mén)輸出電壓uO與輸入電

23、壓與輸入電壓ui的關(guān)系稱為的關(guān)系稱為電壓傳輸特性。如圖所示為電壓傳輸特性。如圖所示為74LS系列與非門(mén)的電壓系列與非門(mén)的電壓傳輸特性曲線。分為三個(gè)區(qū)域：截止區(qū)、轉(zhuǎn)折區(qū)和飽傳輸特性曲線。分為三個(gè)區(qū)域：截止區(qū)、轉(zhuǎn)折區(qū)和飽和區(qū)。和區(qū)。2.1.5 集成邏輯門(mén)電路集成邏輯門(mén)電路一、電壓傳輸特性一、電壓傳輸特性單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路1. .電壓傳輸特性參數(shù)測(cè)試電壓傳輸特性參數(shù)測(cè)試 測(cè)量電路如圖所示。將測(cè)量數(shù)據(jù)填入自己建立的表測(cè)量電路如圖所示。將測(cè)量數(shù)據(jù)填入自己建立的表格中，并畫(huà)出曲線。格中，并畫(huà)出曲線。單元 2 集成邏輯門(mén)電路2. .輸入關(guān)門(mén)電平輸入關(guān)門(mén)電平UOFF及輸出高電平及

24、輸出高電平UOH測(cè)量測(cè)量 當(dāng)輸出電壓為額定輸出高電平當(dāng)輸出電壓為額定輸出高電平UOH的的90%時(shí)，相時(shí)，相應(yīng)的輸入電平，稱為輸入關(guān)門(mén)電平應(yīng)的輸入電平，稱為輸入關(guān)門(mén)電平UOFF。當(dāng)輸入端之。當(dāng)輸入端之中任何一個(gè)接低電平時(shí)的輸出電平，為輸出高電平中任何一個(gè)接低電平時(shí)的輸出電平，為輸出高電平UOH。 單元 2 集成邏輯門(mén)電路3. .輸入開(kāi)門(mén)電壓輸入開(kāi)門(mén)電壓UON及輸出低電平及輸出低電平UOL 使與非門(mén)處于導(dǎo)通狀態(tài)的最低輸入高電平稱為開(kāi)門(mén)使與非門(mén)處于導(dǎo)通狀態(tài)的最低輸入高電平稱為開(kāi)門(mén)電平電平UON。當(dāng)輸入端全部為高電平時(shí)的輸出端電平，稱。當(dāng)輸入端全部為高電平時(shí)的輸出端電平，稱為輸出低電平為輸出低電平UO

25、L。 單元 2 集成邏輯門(mén)電路 輸入電壓輸入電壓ui隨輸入端對(duì)地外接電阻隨輸入端對(duì)地外接電阻Ri變化的曲線，變化的曲線，稱為稱為輸入負(fù)載特性輸入負(fù)載特性。二、輸入負(fù)載特性二、輸入負(fù)載特性單元 2 集成邏輯門(mén)電路 TTL與非門(mén)輸出端外接的負(fù)載通常為同類門(mén)電路。與非門(mén)輸出端外接的負(fù)載通常為同類門(mén)電路。這類負(fù)載主要有兩種形式：一類是灌電流負(fù)載，這時(shí)，這類負(fù)載主要有兩種形式：一類是灌電流負(fù)載，這時(shí)，外接負(fù)載的電流從輸出端流入與非門(mén)；另一類是拉電外接負(fù)載的電流從輸出端流入與非門(mén)；另一類是拉電流負(fù)載，這時(shí)，負(fù)載電流從與非門(mén)的輸出端流向外接流負(fù)載，這時(shí)，負(fù)載電流從與非門(mén)的輸出端流向外接負(fù)載。下面分兩種情況討

26、論。負(fù)載。下面分兩種情況討論。三、輸出負(fù)載特性三、輸出負(fù)載特性單元 2 集成邏輯門(mén)電路1. .帶灌電流負(fù)載特性帶灌電流負(fù)載特性 與非門(mén)輸出與非門(mén)輸出uO為低電平為低電平UOL時(shí)，帶灌電流負(fù)載。時(shí)，帶灌電流負(fù)載。 當(dāng)輸入都為高電平時(shí)，與非門(mén)的輸出當(dāng)輸入都為高電平時(shí)，與非門(mén)的輸出uO為低電平為低電平UOL，這時(shí)，各個(gè)外接負(fù)載門(mén)的輸入低電平電流，這時(shí)，各個(gè)外接負(fù)載門(mén)的輸入低電平電流IiL，由由VCC經(jīng)負(fù)載灌入輸出端，形成了輸出低電平電流經(jīng)負(fù)載灌入輸出端，形成了輸出低電平電流IOL。當(dāng)外接負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，流入輸出端的電流隨之當(dāng)外接負(fù)載門(mén)的個(gè)數(shù)增加時(shí)，流入輸出端的電流隨之增大，輸出低電平增大，輸出低

27、電平UOL稍有上升，只要不超過(guò)輸出低稍有上升，只要不超過(guò)輸出低電平允許的上限值電平允許的上限值UOLmax，與非門(mén)的正常邏輯功能就，與非門(mén)的正常邏輯功能就不會(huì)被破壞。不會(huì)被破壞。74LS系列門(mén)電路灌電流負(fù)載輸出特性如系列門(mén)電路灌電流負(fù)載輸出特性如圖所示。設(shè)與非門(mén)輸出低電平時(shí)，允許最大灌電流為圖所示。設(shè)與非門(mén)輸出低電平時(shí)，允許最大灌電流為IOLmax，每個(gè)負(fù)載門(mén)輸入低電平電流為，每個(gè)負(fù)載門(mén)輸入低電平電流為IiL時(shí)，則輸出時(shí)，則輸出 單元 2 集成邏輯門(mén)電路OLmaxOLiLINI 端外接灌電流負(fù)載門(mén)的個(gè)數(shù)端外接灌電流負(fù)載門(mén)的個(gè)數(shù)NOL為為：?jiǎn)卧?2 集成邏輯門(mén)電路2. 帶拉電流負(fù)載特性帶拉電流負(fù)

28、載特性 與非門(mén)輸出與非門(mén)輸出uO為高電平為高電平UOH時(shí)，帶拉電流負(fù)載。時(shí)，帶拉電流負(fù)載。 當(dāng)輸入有低電平時(shí)，輸出當(dāng)輸入有低電平時(shí)，輸出uO為高電平為高電平UOH。這。這時(shí)，與非門(mén)輸出高電平電流時(shí)，與非門(mén)輸出高電平電流IOH 從輸出端流向各個(gè)外從輸出端流向各個(gè)外接負(fù)載門(mén)。當(dāng)外接負(fù)載門(mén)的個(gè)數(shù)增多時(shí)，被拉出的接負(fù)載門(mén)。當(dāng)外接負(fù)載門(mén)的個(gè)數(shù)增多時(shí)，被拉出的電流增大，與非門(mén)的高電平隨之下降，只要不超出電流增大，與非門(mén)的高電平隨之下降，只要不超出允許的高電平下限值允許的高電平下限值 UOHmin，與非門(mén)的正常邏輯功，與非門(mén)的正常邏輯功能就不會(huì)被破壞。能就不會(huì)被破壞。74LS74LS系列門(mén)電路拉電流負(fù)載輸出

29、系列門(mén)電路拉電流負(fù)載輸出特性如圖特性如圖2.22(b)所示。設(shè)與非門(mén)輸出高電平允許的所示。設(shè)與非門(mén)輸出高電平允許的最大電流為最大電流為IOHmax，每個(gè)負(fù)載門(mén)輸入高電平電流為，每個(gè)負(fù)載門(mén)輸入高電平電流為IiH， 單元 2 集成邏輯門(mén)電路OHmaxOHiHINI 則輸出端外接拉電流負(fù)載門(mén)的個(gè)數(shù)則輸出端外接拉電流負(fù)載門(mén)的個(gè)數(shù)NOH為為: :單元 2 集成邏輯門(mén)電路3. 扇出系數(shù)扇出系數(shù)N的測(cè)試的測(cè)試扇出系數(shù)扇出系數(shù)N：當(dāng)電路所接負(fù)載為同型號(hào)的組件時(shí)當(dāng)電路所接負(fù)載為同型號(hào)的組件時(shí)所能帶動(dòng)的最多個(gè)數(shù)。測(cè)量電路見(jiàn)圖。逐漸調(diào)節(jié)所能帶動(dòng)的最多個(gè)數(shù)。測(cè)量電路見(jiàn)圖。逐漸調(diào)節(jié)RW，使使IL增大至增大至UOL=0.

30、3V時(shí)，讀出時(shí)，讀出IL值，值，N = IL/IIS = = 。單元 2 集成邏輯門(mén)電路 在在TTL與非門(mén)中，由于與非門(mén)的開(kāi)關(guān)時(shí)間及電路與非門(mén)中，由于與非門(mén)的開(kāi)關(guān)時(shí)間及電路分布電容的存在，使與非門(mén)在信號(hào)傳輸過(guò)程中總有一分布電容的存在，使與非門(mén)在信號(hào)傳輸過(guò)程中總有一定的延遲時(shí)間，如圖所示。定的延遲時(shí)間，如圖所示。四、傳輸延遲時(shí)間四、傳輸延遲時(shí)間 單元 2 集成邏輯門(mén)電路 輸出電壓輸出電壓uO的波形滯后于輸入電壓的波形滯后于輸入電壓ui波形的時(shí)間波形的時(shí)間稱作傳輸延遲時(shí)間。從輸入電壓稱作傳輸延遲時(shí)間。從輸入電壓ui波形上升沿波形上升沿0.5Uim到到輸出電壓輸出電壓uO下降沿下降沿0.5UOm之間

31、的時(shí)間，稱作導(dǎo)通延遲之間的時(shí)間，稱作導(dǎo)通延遲時(shí)間，用時(shí)間，用tpHL表示。從輸入電壓表示。從輸入電壓u ui下降沿下降沿0.5Uim處到輸處到輸出電壓出電壓uO上升沿上升沿0.5UOm之間的時(shí)間，稱作截止延遲時(shí)之間的時(shí)間，稱作截止延遲時(shí)間，用間，用tpLH表示。平均延遲時(shí)間表示。平均延遲時(shí)間tpd為為tpHL和和tpLH的平均的平均值。值。2PLHPHLPdttt 典型典型TTL與非門(mén)的與非門(mén)的tpd10ns，產(chǎn)品規(guī)定，產(chǎn)品規(guī)定tpd50ns。單元 2 集成邏輯門(mén)電路 CD4001平均傳輸時(shí)間平均傳輸時(shí)間t tpdpd的測(cè)量的測(cè)量：?jiǎn)卧?2 集成邏輯門(mén)電路 按圖所示電路接線。圖中按圖所示電路接

32、線。圖中VDD= +5V，CP接連續(xù)接連續(xù)脈沖。用雙蹤示波器觀察并記錄脈沖。用雙蹤示波器觀察并記錄UO-Ui波形，測(cè)出波形，測(cè)出CD4001芯片的芯片的tpd值。值。 若將圖的若將圖的CD4001芯片改為芯片改為CD4011芯片，測(cè)出芯片，測(cè)出CD4011芯片的芯片的tpd。并和。并和TTL門(mén)電路的門(mén)電路的tpd比較，從中比較，從中你得到什么結(jié)論？你得到什么結(jié)論？單元 2 集成邏輯門(mén)電路 數(shù)字電路的另外一項(xiàng)需要考慮的工作特性是功率數(shù)字電路的另外一項(xiàng)需要考慮的工作特性是功率損耗。損耗。IC的功率損耗等于芯片電源端的功率損耗等于芯片電源端( (Vcc到地到地) )提供提供的總功率。電源的總功率。電

33、源Vcc端輸入的電流稱為供電電流端輸入的電流稱為供電電流Icc。供電電流給定的兩個(gè)值為：供電電流給定的兩個(gè)值為：ICCH和和ICCL，用于表示輸，用于表示輸出高電平和低電平時(shí)的供電電流，由于輸出總在高電出高電平和低電平時(shí)的供電電流，由于輸出總在高電平和低電平之間切換，假設(shè)占空比為平和低電平之間切換，假設(shè)占空比為50%( (高電平和高電平和低電平各占一半低電平各占一半) )，可以使用，可以使用Icc的平均值來(lái)確定功率的平均值來(lái)確定功率損耗：損耗：PD = = VccIcc( (平均值平均值) )。74LS系列的典型值系列的典型值2mW。五、功率損耗五、功率損耗單元 2 集成邏輯門(mén)電路 三態(tài)輸出緩

34、沖器三態(tài)輸出緩沖器74LS126的邏輯符號(hào)圖的邏輯符號(hào)圖，功能測(cè)功能測(cè)試及接線圖。試及接線圖。六、六、TTLTTL、TSLTSL門(mén)的功能測(cè)試門(mén)的功能測(cè)試單元 2 集成邏輯門(mén)電路單元 2 集成邏輯門(mén)電路 圖中圖中C端為緩沖器的控制端。端為緩沖器的控制端。 令令C=1，A分別取分別取0V，3.6V，用直流電壓表測(cè)出，用直流電壓表測(cè)出相應(yīng)的相應(yīng)的F值。值。 再令再令C=0，A分別取分別取0V，3.6V，測(cè)出，測(cè)出F端相應(yīng)的端相應(yīng)的值。將測(cè)試的結(jié)果填入表中。值。將測(cè)試的結(jié)果填入表中。 表表2.7 74LS126功能測(cè)試功能測(cè)試單元 2 集成邏輯門(mén)電路 為了提高電路工作的可靠性，除了要求電路本身為了提高

35、電路工作的可靠性，除了要求電路本身具有一定的噪聲容限外，還要采取必要的抑制干擾的具有一定的噪聲容限外，還要采取必要的抑制干擾的措施。如電源要加濾波電路，退耦電路；布線合理，措施。如電源要加濾波電路，退耦電路；布線合理，注意設(shè)備具有良好的地線；防止傳輸線的串?dāng)_，注意注意設(shè)備具有良好的地線；防止傳輸線的串?dāng)_，注意傳輸線的阻抗匹配，傳輸線加屏蔽等。通常在印刷電傳輸線的阻抗匹配，傳輸線加屏蔽等。通常在印刷電路板的電源輸入端接入路板的電源輸入端接入10100F的電容進(jìn)行濾波，的電容進(jìn)行濾波，在印刷電路板上，每隔在印刷電路板上，每隔68個(gè)門(mén)加接一個(gè)個(gè)門(mén)加接一個(gè)0.01- 0.1F的電容對(duì)高頻進(jìn)行濾波。的電

36、容對(duì)高頻進(jìn)行濾波。2.2 數(shù)字集成電路使用注意事項(xiàng)數(shù)字集成電路使用注意事項(xiàng)一、電源電壓及電源抗干擾一、電源電壓及電源抗干擾單元 2 集成邏輯門(mén)電路 具有推拉輸出結(jié)構(gòu)的具有推拉輸出結(jié)構(gòu)的TTL門(mén)電路的輸出端不允許門(mén)電路的輸出端不允許直接并聯(lián)使用。輸出端不允許直接接電源直接并聯(lián)使用。輸出端不允許直接接電源VCC或直接或直接接地。使用時(shí)，輸出電流應(yīng)小于產(chǎn)品手冊(cè)上規(guī)定的最接地。使用時(shí)，輸出電流應(yīng)小于產(chǎn)品手冊(cè)上規(guī)定的最大值。三態(tài)輸出門(mén)的輸出端可并聯(lián)使用，但在同一時(shí)大值。三態(tài)輸出門(mén)的輸出端可并聯(lián)使用，但在同一時(shí)刻只能有一個(gè)門(mén)工作，其它門(mén)輸出處于高阻狀態(tài)。集刻只能有一個(gè)門(mén)工作，其它門(mén)輸出處于高阻狀態(tài)。集電極

37、開(kāi)路門(mén)輸出端可并聯(lián)使用，但公共輸出端和電極開(kāi)路門(mén)輸出端可并聯(lián)使用，但公共輸出端和VCC之間應(yīng)接負(fù)載電阻之間應(yīng)接負(fù)載電阻RL。輸出端所接負(fù)載，不能超過(guò)規(guī)。輸出端所接負(fù)載，不能超過(guò)規(guī)定的扇出系數(shù)。定的扇出系數(shù)。 CMOS電路輸出端不允許直接與電電路輸出端不允許直接與電源源VDD或與地或與地(VSS)相連。相連。二、輸出端的連接二、輸出端的連接單元 2 集成邏輯門(mén)電路 TTL集成門(mén)電路使用時(shí)，對(duì)于閑置輸入端集成門(mén)電路使用時(shí)，對(duì)于閑置輸入端( (不不用用的輸入端的輸入端) )一般不得懸空，主要是防止干擾信號(hào)從懸一般不得懸空，主要是防止干擾信號(hào)從懸空輸入端引入電路，使電路工作不可靠。對(duì)于閑置輸空輸入端引

38、入電路，使電路工作不可靠。對(duì)于閑置輸入端的處理以不改變電路邏輯狀態(tài)及工作穩(wěn)定為入端的處理以不改變電路邏輯狀態(tài)及工作穩(wěn)定為原則。原則。 三、閑置輸入端的處理三、閑置輸入端的處理 單元 2 集成邏輯門(mén)電路并聯(lián)使用并聯(lián)使用剪斷或懸空剪斷或懸空直接接地直接接地注注： CMOS電路的閑置輸入端絕對(duì)不允許懸空電路的閑置輸入端絕對(duì)不允許懸空單元 2 集成邏輯門(mén)電路(1)連接要盡量短，最好用絞股線。連接要盡量短，最好用絞股線。(2)整體接地要好，地線要粗、短。整體接地要好，地線要粗、短。(3)焊接前要先將各管腳引線合理成形，焊接時(shí)電路焊接前要先將各管腳引線合理成形，焊接時(shí)電路的各管腳引線要對(duì)準(zhǔn)印制電路板上相應(yīng)

39、的位置。焊接的各管腳引線要對(duì)準(zhǔn)印制電路板上相應(yīng)的位置。焊接以使用以使用25W以下的電烙鐵為宜，焊接時(shí)間不可過(guò)長(zhǎng)，以下的電烙鐵為宜，焊接時(shí)間不可過(guò)長(zhǎng)，不得使用酸性助焊劑。不得使用酸性助焊劑。四、電路安裝接線和焊四、電路安裝接線和焊 接應(yīng)注意的問(wèn)題接應(yīng)注意的問(wèn)題 單元 2 集成邏輯門(mén)電路 對(duì)對(duì)74系列的系列的TTL電路，輸入的高電平不小于電路，輸入的高電平不小于2.4V，低電平不大于低電平不大于0.8V。當(dāng)輸出高電平時(shí)，輸出端不能碰。當(dāng)輸出高電平時(shí)，輸出端不能碰地，否則會(huì)因電流過(guò)大而燒壞；輸出低電平時(shí)，輸出地，否則會(huì)因電流過(guò)大而燒壞；輸出低電平時(shí)，輸出端不能碰電源端不能碰電源VCC，否則，同樣也會(huì)

40、將，否則，同樣也會(huì)將TTL門(mén)電路燒門(mén)電路燒壞。壞。 不同系列集成門(mén)電路在同一系列中使用時(shí)，由于不同系列集成門(mén)電路在同一系列中使用時(shí)，由于它們使用的電源電壓、輸入它們使用的電源電壓、輸入/ /輸出電平的高低不同，輸出電平的高低不同，因此需加電平轉(zhuǎn)換電路。因此需加電平轉(zhuǎn)換電路。五、調(diào)試中應(yīng)注意的問(wèn)題五、調(diào)試中應(yīng)注意的問(wèn)題 單元 2 集成邏輯門(mén)電路1. .若它們的電源電壓相同若它們的電源電壓相同(VDD=VCC=5V)，則電源可，則電源可直接連接，但由于直接連接，但由于TTLTTL電路輸出高電平為電路輸出高電平為3.4V，而，而CMOS電路要求輸入高電平為電路要求輸入高電平為3.5V，因此可在，因此可在TTL電電2.3 集成門(mén)電路的實(shí)踐應(yīng)用集成門(mén)電路的實(shí)踐應(yīng)用2.3.1 接口電路接口電路一、當(dāng)一、當(dāng)TTLTTL門(mén)電路的輸出端與門(mén)電路的輸出端與CMOSCMOS門(mén)電路的輸入端連接時(shí)門(mén)電路的輸入端連接時(shí) 單元 2 集成邏輯門(mén)電路路的輸出端與電源之間接一個(gè)電阻路的輸出端與電源之間接一個(gè)電阻RL以提高以提高TTL電路電路的輸出電平，如圖的輸出電平，如圖(a)所示。所示。單元 2 集成邏輯門(mén)電路2.2.若若CMOS電路的電源電路