第一章-常用邏輯電平及基本輸入輸出結(jié)構(gòu)

1、第一章 常用邏輯電平及其基本輸入輸出結(jié)構(gòu)第一節(jié) 常用邏輯電平1.1.1基本概念 表示數(shù)字電壓的高、低電平通常稱為邏輯電平。要了解邏輯電平的內(nèi)容，首先要知道以下幾個概念的含義。(1) 輸入高電平門限(Vih)：保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當(dāng)輸入電平高于Vih時，則認(rèn)為輸入電平為高電平。 (2) 輸入低電平門限(Vil)：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當(dāng)輸入電平低于Vil時，則認(rèn)為輸入電平為低電平。 (3) 輸出高電平門限(Voh)：保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大于此Voh。 (4) 輸出低電平門限(V

2、ol)：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小于此Vol。 (5) 閾值電平(Vt)：數(shù)字電路芯片都存在一個閾值電平，就是電路剛剛勉強(qiáng)能翻轉(zhuǎn)動作時的電平。它是一個界于Vil、Vih之間的電壓值，對于CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩(wěn)定的輸出，則必須要求輸入高電平> Vih，輸入低電平 <Vil。該電平只是用來表征數(shù)字電路芯片的特性，實際硬件電路設(shè)計過程中具有實際意義的是Vih和Vil。 對于一般的邏輯電平，Vih、Vil、Voh、Vol以及Vt的關(guān)系為：Voh> Vih > Vt > Vi

3、l > Vol。 (6) Ioh：邏輯門輸出為高電平時的負(fù)載電流（為拉電流）。 (7) Iol：邏輯門輸出為低電平時的負(fù)載電流（為灌電流）。 (8) Iih：邏輯門輸入為高電平時的電流（為灌電流）。 (9) Iil：邏輯門輸入為低電平時的電流（為拉電流）。1.1.2 常用邏輯電平標(biāo)準(zhǔn) 常用的邏輯電平有：TTL、CMOS、ECL、PECL、LVDS、LVPECL、RS232、RS422、RS485、CML、SSTL、HSTL等。其中：(1) TTL和CMOS的邏輯電平按典型電壓可分為四類：5V系列、3.3V系列、2.5V系列和1.8V系列，3.3V的TTL電平和CMOS電平通常稱為LVTT

4、L和LVCMOS。(2) RS232/RS422/RS485是串口(UART)的電平標(biāo)準(zhǔn)，RS232是單端輸入輸出，RS422和RS485是差分輸入輸出。(3) ECL、PECL、LVPECL、LVDS、CML是差分輸入輸出電平。(4) SSTL主要用于DDR存儲器，HSTL主要用于QDR存儲器。 電平標(biāo)準(zhǔn)參數(shù)如下表所示，不同廠商生產(chǎn)的芯片，邏輯電平參數(shù)可能會略有不同，建議使用過程中通過查看芯片手冊進(jìn)一步確認(rèn)。邏輯電平VccVihVilVohVolTTL5.0V2.0V0.8V2.4V0.5VLVTTL3.3V2.0V0.8V2.4V0.4VLVTTL2.5V1.7V0.7V2.0V0.2VL

5、VTTL1.8V1.17V0.63V1.35V0.45VCMOS5.0V3.5V1.5V4.45V0.5VLVCMOS3.3V2.0V0.8V2.4V0.4VLVCMOS2.5V1.7V0.7V2.0V0.4VLVCMOS1.8V1.17V0.63V1.35V0.45VECL0V/Vee=-5.2V-1.24V-1.36V-0.88V-1.72VPECL5V3.78V3.64V4.12V3.28VLVPECL3.3V2.27V1.68V2.27V1.68VLVPECL2.5V1.47V0.88V1.47V0.88VRS2325V3.0V-3.0V5.0V-5.0VRS485/RS4223.3V

6、/5V1.9V1.8V3.3V0.3VLVDS3.3V/5V1.252V1.249V1.252V1.249VSSTL181.8V1.025V0.775V1.5V0.3VHSTL181.8V0.95V0.55V1.1V0.4VCML3.3V3.3V2.9V3.3V2.9V 由上表可見，常用的差分信號電平標(biāo)準(zhǔn)LVPECL、LVDS、CML的輸入和輸出端具有相同的門限參數(shù)。這是由產(chǎn)生差分信號的硬件結(jié)構(gòu)決定的，下一節(jié)詳細(xì)說明。第二節(jié) 基本輸入輸出結(jié)構(gòu) 除電源引腳外，芯片管腳的功能分為低速的普通輸入/輸出引腳(GPIO)、高速的時鐘引腳和高速數(shù)據(jù)信號引腳等。目前主流CMOS芯片的低速和高速引腳均是基于M

7、OS管結(jié)構(gòu)，只是低速引腳的結(jié)構(gòu)相對簡單，高速引腳通常采用差分方式，結(jié)構(gòu)相對復(fù)雜。低速GPIO引腳的結(jié)構(gòu)主要包括OD門輸出結(jié)構(gòu)及Push-Pull推挽式輸出結(jié)構(gòu)，高速時鐘引腳和高速數(shù)據(jù)信號引腳的結(jié)構(gòu)主要包括LVPECL、LVDS、CML結(jié)構(gòu)。下面對這幾種主要輸入輸出結(jié)構(gòu)進(jìn)行詳細(xì)分析。1.2.1 CMOS器件GPI輸入結(jié)構(gòu)(CMOS輸入結(jié)構(gòu)) CMOS器件基本輸入引腳的結(jié)構(gòu)如下圖所示。 由上圖可見，CMOS器件的基本輸入引腳連接到內(nèi)部CMOS管的柵極上。由于柵極和溝道之間是很薄的二氧化硅層，極易被擊穿，而輸入電阻高達(dá)1012ohm以上，輸入電容為幾皮法，只要外界有很小的靜電源都會在輸入端積累電荷而

8、將柵極擊穿。因此，CMOS器件的不用管腳不能懸空。1.2.2 CMOS器件GPO輸出結(jié)構(gòu)-OC/OD/OE門輸出結(jié)構(gòu)及Push-Pull推挽式輸出結(jié)構(gòu) 門電路輸出極在集成單元內(nèi)不接負(fù)載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的TTL、CMOS、ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發(fā)射極開路（OE），使用時應(yīng)審查是否需要接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電阻阻值是否合適。 OC/OD/OE門工作原理相仿，下面以O(shè)C門為例進(jìn)行說明。 OC門的輸出結(jié)構(gòu)如下圖所示，引腳內(nèi)部輸出和地之間有個N溝道的MOSFET，并以該MOSFET的漏極為輸出。 OC門的

9、作用主要有兩方面：(1) 線與(wire-AND)：OD門實現(xiàn)線與的原理如下圖所示。 由上圖可見，當(dāng)IC1、IC2、IC3只要有一個輸出低電平時，輸出引腳將通過輸出低電平的OD門的MOSFET下拉到地，使得不論其他內(nèi)部電平如何，最終都會輸出低電平，實現(xiàn)了線與的功能。線與的功能在實際硬件電路設(shè)計中應(yīng)用時，用來完成兩個邏輯上具有“與”關(guān)系的信號。(2) 電平轉(zhuǎn)換：如下圖中所示，輸出電壓由VCC2決定，VCC2可以大于輸入高電平電壓VCC1，也可以低于輸入高電平電壓VCC1。因此完成了電平轉(zhuǎn)換。 由OD門結(jié)構(gòu)圖可見，若沒有外接上拉電阻，那么OD門只能輸出0，不能輸出1。即只能漏電流(吸電流)，不能集

10、電流(灌電流)。因此，實際使用過程中，通常需外接上拉電阻，如IIC總線的SDA和SCL信號，只有外接上拉電阻才能夠獲得總線空閑狀態(tài)。上拉電阻阻值RL應(yīng)滿足下面條件： RL < （VCCVoh）/（n*Ioh+m*Iih）RL > （VCCVol）/（n*Iol+m*Iil）其中n為線與的開路門數(shù)；m為被驅(qū)動的輸入端數(shù)。當(dāng)輸出電平為低時，N溝道三極管是導(dǎo)通的，這樣在Vcc和GND之間有一個持續(xù)的電流流過上拉電阻R和三極管Q1。這會影響整個系統(tǒng)的功耗。采用較大值的上拉電阻可以減小電流。但是，但是大的阻值會使輸出信號的上升時間變慢。即上拉電阻R pull-up的阻值 決定了邏輯電平轉(zhuǎn)換的

11、沿的速度。阻值越大，速度越低功耗越小。反之亦然。實際設(shè)計過程中，該上拉電阻消耗的功耗通常占整個系統(tǒng)功耗的很小一部分，因此應(yīng)主要考慮速度的要求，根據(jù)總線的建立/保持時間要求，選擇合理的阻值。 另一種常見的輸出結(jié)構(gòu)為推挽式輸出結(jié)構(gòu)(push-pull)，如下圖所示。 由圖可見，實際上內(nèi)部是用了兩個晶體管，此處分別稱為top transistor和bottom transistor。通過開關(guān)對應(yīng)的晶體管，輸出對應(yīng)的電平。top transistor打開（bottom transistor關(guān)閉），輸出為高電平；bottom transistor打開（top transistor關(guān)閉），輸出低電平。Pu

12、sh-pull即能夠漏電流（sink current），又可以集電流（source current）。其也許有，也許沒有另外一個狀態(tài)：高阻抗?fàn)顟B(tài)。除非Push-pull需要支持額外的高阻抗?fàn)顟B(tài)，否則不需要額外的上拉電阻。 此處有必要對高阻態(tài)進(jìn)行說明。高阻態(tài)指的是不影響連接到該點的其他信號的狀態(tài)，對于推挽式輸出即指兩個晶體管均不導(dǎo)通的狀態(tài)。若不外接上拉電阻，那么內(nèi)部輸出1時，bottom transistor導(dǎo)通，內(nèi)部輸出0時，top transistor導(dǎo)通，不會存在兩個均不導(dǎo)通的穩(wěn)定狀態(tài)。因此，若需要實現(xiàn)高阻態(tài)，需要外接上拉電阻。 和開漏輸出相比，pushpull的高低電平由IC的電源低定，

13、不能簡單的做邏輯操作等。且一條總線上只能有一個push-pull輸出的器件。在CMOS電路里面應(yīng)該叫CMOS輸出更合適，因為在CMOS里面的pushpull輸出能力不可能做得雙極那么大。輸出能力看IC內(nèi)部輸出極N管P管的面積。pushpull是現(xiàn)在CMOS電路里面用得最多的輸出級設(shè)計方式。 回想一下在對控制器進(jìn)行編程時，尤其是對CPLD/FPGA進(jìn)行硬件管腳約束時，我們知道：常見的GPIO模式可以配置為open-drain或push-pull，具體實現(xiàn)上，可以通過配置對應(yīng)的寄存器的某些位來配置為open-drain或是push-pull(ARM中)，也可以通過編寫約束文件來實現(xiàn)(CPLD/FP

14、GA中)。當(dāng)我們通過CPU去設(shè)置那些GPIO的配置寄存器的某位（bit）的時候，其GPIO硬件IC內(nèi)部的實現(xiàn)是，會去打開或關(guān)閉對應(yīng)的top transistor。相應(yīng)地，如果設(shè)置為了open-drain模式的話，是需要上拉電阻才能實現(xiàn)，也能夠輸出高電平的。因此，如果硬件內(nèi)部（internal）本身包含了對應(yīng)的上拉電阻的話，此時會去關(guān)閉或打開對應(yīng)的上拉電阻。如果GPIO硬件IC內(nèi)部沒有對應(yīng)的上拉電阻的話，那么你的硬件電路中，必須自己提供對應(yīng)的外部（external）的上拉電阻。而push-pull輸出的優(yōu)勢是速度快，因為線路（line）是以兩種方式驅(qū)動的。而帶了上拉電阻的線路，即使以最快的速度去

15、提升電壓，最快也要一個常量的R×C的時間。其中R是電阻，C是寄生電容（parasitic capacitance），包括了pin腳的電容和板子的電容。但是，push-pull相對的缺點是往往需要消耗更多的電流，即功耗相對大。而open-drain所消耗的電流相對較小，由電阻R所限制，而R不能太小，因為當(dāng)輸出為低電平的時候，需要sink更低的transistor，這意味著更高的功耗。（此段原文：because the lower transistor has to sink that current when the output is low; that means higher p

16、ower consumption.）而open-drain的好處之一是，允許你short多個open-drain的電路，公用一個上拉電阻，此種做法稱為wired-OR連接，此時可以通過拉低任何一個IO的pin腳使得輸出為低電平。為了輸出高電平，則所有的都輸出高電平。此種邏輯，就是“線與”的功能，可以不需要額外的門（gate）電路來實現(xiàn)此部分邏輯?！緊pen-drain和push-pull的總結(jié)】對于GPIO的模式的設(shè)置，在不考慮是否需要額外的上拉電阻的情況下，是設(shè)置為open-drain還是push-pull，說到底，還是個權(quán)衡的問題：如果你想要電平轉(zhuǎn)換速度快的話，那么就選push-pull，

17、但是缺點是功耗相對會大些。如果你想要功耗低，且同時具有“線與”的功能，那么就用open-drain的模式，但是缺點是速度相對慢一些。（同時注意GPIO硬件模塊內(nèi)部是否有上拉電阻，如果沒有，需要硬件電路上添加額外的上拉電阻）正所謂，轉(zhuǎn)換速度與功耗，是魚與熊掌，二則不可兼得焉。對于目前主流的CMOS芯片，輸出結(jié)構(gòu)主要包括open-drain和push-pull兩種結(jié)構(gòu)。而push-pull結(jié)構(gòu)和模電中所講的CMOS結(jié)構(gòu)是一致的，即PMOS+NMOS結(jié)構(gòu)。這個概念需要區(qū)分開。1.2.3 LVPECL結(jié)構(gòu) ECL電路是一種非飽和型的數(shù)字邏輯電路，電路內(nèi)晶體管工作在線性區(qū)或截止區(qū)，速度不受少數(shù)載流子的存

18、儲時間的限制，所以它是現(xiàn)有各種邏輯電路中速度最快的，能滿足高達(dá)10Gbps的工作速率。LVPECL電平標(biāo)準(zhǔn)尚未規(guī)范化，各廠商之間性能差異較大，因此建議設(shè)計中已各廠商的datasheet為準(zhǔn)。 LVPECL邏輯電平的輸入結(jié)構(gòu)如下圖所示。 由上圖可見，LVPECL的輸入結(jié)構(gòu)是一個基于三極管的差分對(差分放大器)。該差分對共模輸入電壓需偏置到(VCC-1.3V)，這樣允許的輸入信號電平動態(tài)范圍最大。三極管的輸出特性曲線如下圖所示。 我們知道三極管的偏置電平(直流工作點)直接影響著三極管放大器的性能，在直流工作點處三極管的交流小信號增益為：A=-RCRb+rbe大信號描述：對于實際的器件，其電流電壓特

19、性都是非線性的。對BJT而言，集電極電流與VBE是指數(shù)關(guān)系，而對于MOS而言，飽和區(qū)內(nèi)漏極電流與VGS是平方關(guān)系。非線性描述也就是大信號描述。小信號描述：我們知道，非線性方程是很難求解的，因此引入了小信號描述。小信號描述是對大信號描述利用Taylor展開后取一次近似，在直流偏置點附近對模型進(jìn)行線性化處理。既然我們是在偏置點附近做近似，那么得到的線性模型參數(shù)就與偏置點的選取密切相關(guān)，這也正是我們在小信號分析前先進(jìn)行大信號分析找出工作點的原因。=>大信號用來確定直流工作點，然后用小信號模型確定直流工作點處的交流增益，即交流小信號增益。 在實際電路中，由于干擾信號和噪聲的存在，以及一些寄生效應(yīng)

20、的影響，人們很難精確控制直流電平的大小，這直接影響了單端放大器的性能。為了解決這個問題，可以采用一種新的電路結(jié)構(gòu)差分結(jié)構(gòu)。如下圖所示。 差分放大器有兩個輸入端Vi1、Vi2，兩個輸出端Vo1、Vo2；輸入管T1和T2的發(fā)射極不是接地電位，而是共同接在電流源I上。它是對稱的雙端輸入雙端輸出放大器，這種對稱結(jié)構(gòu)叫做差分結(jié)構(gòu)。當(dāng)放大器的兩個輸入端直流偏置電平相等時，那么根據(jù)電路的對稱性，兩個輸出端的直流電平也相等。直流偏置：交流電力系統(tǒng)中存在直流電流或電壓成分的現(xiàn)象稱為直流偏置。在交流信號中存在直流信號成分的現(xiàn)象也是直流偏置。直流偏置電壓：指晶體管放大電路中使晶體管處于放大狀態(tài)時，基極-射極之間及集

21、電極-基極之間應(yīng)該設(shè)置的電壓。因為要使晶體管處于放大狀態(tài)，其基極-射極之間的PN結(jié)應(yīng)該正偏，集電極-基極之間的PN結(jié)應(yīng)該反偏。因此，設(shè)置晶體管基射結(jié)正偏、集基結(jié)反偏，使晶體管工作在放大狀態(tài)的電路，簡稱為偏置電路（可以理解為設(shè)置正反偏的電路）。而使晶體管工作在放大狀態(tài)的關(guān)鍵是其基極電壓，因此，基極電壓又稱為偏置電壓。又由于使晶體管工作在放大狀態(tài)的電壓設(shè)置是由其沒有信號時直流電源提供的。因此，晶體管的直流偏置電壓可以這么定義：晶體管未加信號時，其基極與發(fā)射極之間所加的直流電壓稱為晶體管的直流偏置電壓。 由于電路結(jié)構(gòu)的對稱性，左半邊電路和右半邊電路流過的直流電流都是I/2。即使加在差分電路兩個輸入端

22、的直流電平發(fā)生變化，只要保持兩個輸入端的直流偏置電平相同，則兩邊電路的電流仍然保持不變，還是I/2。這樣電路的偏置電流不變，輸入管的電阻和輸出電阻都不變，于是放大器的增益也就不變了。所以差分電路的一個重要優(yōu)點就是克服了偏置電平變化帶來的影響，使得放大器的性能保持穩(wěn)定。下面具體分析該差分放大器的工作原理。(1) 當(dāng)VI1<VI2時，VI1足夠小時，T1管關(guān)斷，電流 I1=0，所以VO1=VDD，此時T2管中的電流為I2=I，VO2=VDD-RDI。隨著VI1的增大，T1管開啟，并進(jìn)入放大區(qū)，電流I1上升，輸出電平VO1下降。相應(yīng)地，T2管中的電流I2開始下降，輸出電平VO2上升。在這一段，

23、電流I1<I2，I1+I2=I。(2) 當(dāng)VI1=VI2時，就是直流偏置狀態(tài)。(3) 當(dāng)VI1>VI2時，T1和T2管的情況正好相反，I1趨近偏置電流I，VO1趨近VDD-RDI。T2管逐漸從放大區(qū)進(jìn)入截止區(qū)，I2趨近0，VO2趨近VDD。 綜上，LVPECL的輸入結(jié)構(gòu)中三極管工作于放大狀態(tài)(線性區(qū))和截止?fàn)顟B(tài)(截止區(qū))，不會進(jìn)入飽和區(qū)。也就是說LVPECL是一種工作于非飽和狀態(tài)的電路結(jié)構(gòu)。同時，由于三極管的基極電流較小，所以三極管差分放大器的輸入阻抗較高。另外，由于差分對管輪流導(dǎo)通，從整個電路的角度看沒有靜止?fàn)顟B(tài)，因此LVPECL的功耗較大。即以功耗換速度。 輸入電阻是用來衡量放

24、大器對信號源的影響的一個性能指標(biāo)。輸出電阻用來衡量放大器帶負(fù)載能力的強(qiáng)弱。輸入電阻越大表明放大器從信號源取的電流越小，放大器輸入端得到的信號電壓也越大，即信號源電壓衰減的少。輸出電阻用來衡量放大器帶負(fù)載能力的強(qiáng)弱。當(dāng)放大器將放大了的信號輸出給負(fù)載電阻時，放大器可以等效為具有內(nèi)阻Ro的信號源，由這個信號源向RL提供輸出信號電壓和輸出信號電流。Ro稱為放大器的輸出電阻，它是從放大器輸出端向放大器本身看入的交流等效電阻。 LVPECL的輸出結(jié)構(gòu)如下圖所示。 可見，LVPECL的輸出結(jié)構(gòu)包含一個差分放大器和一對射隨器。輸出射隨器工作在正電源范圍內(nèi)，其直流電流始終存在，這樣有利于提高開關(guān)速度，保持較快的

25、關(guān)斷時間。LVPECL輸出的適當(dāng)端接是連接50ohm電阻至(VCC-2V)電平，在這種端接條件下，OUT+與OUT-的典型值為(VCC-1.3V)，因此LVPECL的差分輸出信號擺幅約為+/-800mV(VCC-1.3V-VCC+2V=0.7V)，且輸出直流電流約為14mA(0.7V/50ohm)。LVPECL的輸出阻抗很低，典型值約為45ohm，這表明它有很強(qiáng)的驅(qū)動能力。需要說明的是，由于射隨器高輸入阻抗的特性，電流源提供的電流大小并不影響差分輸出信號的擺幅，這與LVDS的原理是不同的。因此，我們通常不關(guān)心LVPECL內(nèi)部電流源的大小。射隨器：射極輸出的結(jié)構(gòu)，由于輸出電壓與輸入電壓基本相同而

26、得名。射隨器的輸入阻抗高，對前級電路的影響小，輸出阻抗低，帶負(fù)載能力強(qiáng)。1.2.4 LVDS結(jié)構(gòu) LVDS是一種低擺幅的差分信號技術(shù)，IEEE在兩個標(biāo)準(zhǔn)ANSI/TIA/EIA-644中對LVDS信號進(jìn)行了定義，推薦最大速率為655Mbps，理論極限速率為1.923Mbps。 LVDS的輸入結(jié)構(gòu)如下圖所示。 由上圖可見，LVDS的輸入端是一個由NMOS差分對管組成的差分放大器。由MOSFET的工作原理可知，MOSFET的柵極電流為0，因此，LVDS的輸入端對外呈現(xiàn)高阻態(tài)(即輸入阻抗非常高)。在LVDS中通過在輸入端端接100ohm匹配電阻產(chǎn)生350mV的差模電壓，同時電流經(jīng)過差分線的另一條流回

27、發(fā)送端。當(dāng)發(fā)送端進(jìn)行狀態(tài)變化時，通過改變流經(jīng)匹配電阻的電流方向產(chǎn)生有效的高低狀態(tài)。使用LVDS時需要注意查看芯片datasheet是否具有內(nèi)部匹配電阻，如沒有必須外接100ohm匹配電阻。 LVDS輸出結(jié)構(gòu)如下圖所示。 由上圖可見，LVDS的輸出端是CMOS差分放大器構(gòu)成的推挽式輸出。其中電流源為3.5mA，即LVDS屬于電流驅(qū)動模式。 綜上，LVDS屬于電流驅(qū)動-電壓接收模式。在LVDS發(fā)送端和接收端的物理接口中，設(shè)置偏置電平(共模電壓)為0-2.4V，典型值為1.2V(結(jié)構(gòu)圖中未示出)。較低的差分信號擺幅使得LVDS具有較快的傳輸速度(電容充/放電時間相對縮短)。1.2.5 CML結(jié)構(gòu) M

28、AXIM及TI的CML輸入結(jié)構(gòu)分別如下圖所示。 由上圖可見，不同公司的CML輸入結(jié)構(gòu)略有不同，但主要都包括一個差分放大器。這與LVDS及LVPECL的輸入結(jié)構(gòu)大致相同，且都需要有上拉電阻將共模電壓拉至正常值。但CML、LVDS及LVPECL的共模電壓不同。 CML輸出結(jié)構(gòu)分別如下圖所示。由上圖可見，CML輸出結(jié)構(gòu)是基于開漏輸出的NMOS FET及16mA電流源。輸出需要通過上拉電阻上拉至VCC，這是因為NMOS只能驅(qū)動下降沿。電流源用于改變電流值，從而驅(qū)動負(fù)載。輸出電壓擺幅由負(fù)載決定。上拉電阻一般選擇為50ohm，因此差分電壓擺幅為800mV?！綥VPECL、LVDS和CML的總結(jié)】1. 差分

29、電壓擺幅及共模電壓(偏置電平)不同，如下圖所示。其中LVDS的擺幅典型值為350mV，400mV也為常用值。2LVPECL為射隨器輸出(電壓驅(qū)動)，LVDS為推挽式輸出(電流驅(qū)動：3.5mA)，CML為開漏輸出(電流驅(qū)動：16mA)。因此，功耗及速度如下圖所示。3. LVPECL是基于三極管結(jié)構(gòu)的，且工作于非飽和狀態(tài)。因此，狀態(tài)的切換最快，最高工作速度可達(dá)10Gbps。但由于端接比較復(fù)雜，端接電阻會導(dǎo)致在高速路經(jīng)上引入分支，因此不適用于超高速的應(yīng)用(10Gbps以上)。同時，由于三極管與MOS管不同的工作原理(三極管基于載流子的重新分配)，因此LVPECL的功耗較大。即LVPECL的優(yōu)勢是速度

30、快。LVDS的優(yōu)勢是功耗低。CML的優(yōu)勢是端接方便，但由于其輸出電壓是由上拉電阻決定的，因此只能進(jìn)行點對點傳輸，不能進(jìn)行點對多點傳輸，否則將改變差分信號擺幅。第三節(jié) 不同邏輯電平間的互連1.3.1 TTL、CMOS器件的互連在不同邏輯電平器件之間進(jìn)行互連時主要考慮以下幾點：(1) 電平關(guān)系：必須保證在各自的電平范圍內(nèi)工作，否則，不能滿足正常邏輯功能，嚴(yán)重時會燒毀芯片。(2) 驅(qū)動能力：必須根據(jù)器件的特性參數(shù)仔細(xì)考慮、計算和試驗，否則很可能造成隱患，在電源波動、受到干擾時系統(tǒng)就會崩潰。(3) 時延特性：在高速信號進(jìn)行邏輯電平轉(zhuǎn)換時，會帶來較大的延時，設(shè)計時一定要充分考慮其容限。(4) 選用電平轉(zhuǎn)

31、換邏輯芯片時應(yīng)慎重考慮，反復(fù)對比。通常邏輯電平轉(zhuǎn)換芯片為通用轉(zhuǎn)換芯片，可靠性高，設(shè)計方便，簡化了電路，但對于具體的設(shè)計電路一定要考慮以上三種情況，合理選用。TTL和CMOS的邏輯電平關(guān)系如下圖所示。 以上幾種邏輯電平類型之間的驅(qū)動關(guān)系如下表所示。3.3V/5V Tol.指輸入為3.3V邏輯電平，但可以忍受5V電壓的信號輸入，3.3V TTL/CMOS邏輯電平表示不能輸入5V信號的邏輯電平，否則會出問題。特別需要指出的是，3.3V邏輯器件的輸入電平參數(shù)一般都使用LVTTL，很少使用LVCMOS輸入電平；3.3V邏輯器件的輸出電平參數(shù)在小電流負(fù)載時高低電平分別接近電源電壓和地電平(類似LVCMOS

32、輸出電平)，在大電流負(fù)載時輸出電平參數(shù)則接近LVTTL電平參數(shù)。因此此處，3.3VTTL/CMOS邏輯電平可以看成3.3V TTL電平。 由上表可見：(1) 5V TTL輸入到5V CMOS時，不能直接連接?？梢允褂蒙侠?V電阻的方式解決，或者使用AHCT系列器件(為5V TTL輸入、5V CMOS輸出)進(jìn)行轉(zhuǎn)換。這是由于5V TTL的VOH=2.4V<5V CMOS 的VIH=3.5V，5V TTL的VOL=0.5V<5V CMOS的VIL=1.5V。(2) 5V CMOS輸入到5V TTL時可以直接連接。這是由于5V CMOS的VOH=4.44V>5V TTL的VIH=2

33、V，5V CMOS的VOL=0.5V<5V TTL的VIL=0.8V。(3) 3.3V TTL與5V TTL的邏輯電平門限大致相同，因此3.3V TTL輸入到5V CMOS時，需要處理，5V CMOS輸入到3.3V TTL時可以直接連接。1.3.2 高速差分接口的互連 高速差分接口的互連方式主要有兩種：直流耦合和交流耦合。直流耦合用于當(dāng)共模電壓不造成問題，且為了避免耦合電容造成的阻抗不連續(xù)。交流耦合用于消除共模電壓，主要用于不同的邏輯電平，并假定一個直流平衡的信號模式。 CML->CML(1) 直流耦合：如果接收器和發(fā)送器之間采用相同的VCC電源，CML驅(qū)動器輸出可以直流耦合到CM

34、L接收器輸入，無需額外的元件。(2) 交流耦合：如果接收器和發(fā)送器之間采用不同的VCC電源，需要采用交流耦合方式。交流耦合情況下，耦合電容的選擇應(yīng)足夠大，以避免信號包含一長串相同數(shù)字時導(dǎo)致過大的低頻衰減。但又不能過大，耦合電容過大將造成沿變緩。具體如何選擇耦合電容將在后面的章節(jié)詳細(xì)介紹。 LVDS->LVDS當(dāng)LVDS的輸入具有片內(nèi)端接時，LVDS驅(qū)動器與LVDS接收器之間可以直接連接。 LVPECL->LVPECL 為了保證LVPECL的輸入和輸出性能最優(yōu)，不論是直流耦合還是交流耦合，LVPECL的輸入端和輸出端均需保證共模電壓為(VCC-1.3V)。區(qū)別是直流耦合時，共模電壓同

35、時傳輸?shù)浇邮斩?，因此接收端和發(fā)送端可以共用一個偏置電路，而交流耦合時，共模電壓不會傳輸?shù)浇邮斩?，因此，接收端和發(fā)送端不能共用一個偏置電路，需要分別進(jìn)行偏置。(1) 直流耦合： LVPECL輸出設(shè)計成驅(qū)動50ohm負(fù)載至(VCC-2V)時，輸出電流約為14mA ，LVPECL的輸出性能是最優(yōu)的。此時輸出共模電壓固定在(VCC-1.3V)。由于一般情況下無法向終端網(wǎng)絡(luò)提供(VCC-2V)電源，經(jīng)常會用并聯(lián)電阻，得到一個戴維寧等效電路。如下圖所示。其中：求解上式，得：在3.3V供電時，R1為130ohm，R2 為82ohm。在5V供電時，R1為82ohm，R2為130ohm。(2) 交流耦合：為了保

36、證LVPECL的最優(yōu)輸出性能，需要保證輸出電壓為(VCC-1.3V)，同時保證輸出電流為14mA。當(dāng)然輸出端和輸入端可以使用相同的偏置結(jié)構(gòu)，但是考慮到輸出端的共模電壓不需要驅(qū)動任何后級器件，只是提供最優(yōu)偏置電壓和電流，所以我們可以采用簡單的結(jié)構(gòu)，如下圖所示。其中： 此處與直流耦合時=VCC-2V不同，是VCC-1.3V。原因是在直流耦合時，由于LVPECL的射隨輸出結(jié)構(gòu)，當(dāng)輸出端通過50ohm 電阻上拉到VCC-2V時，輸出的偏置電平剛好是VCC-1.3V (14mA*50ohm=0.7V)。 本質(zhì)上這個不同是由電路結(jié)構(gòu)決定的。由上式可知，當(dāng)VCC=3.3V時，R1=142ohm；當(dāng)VCC=5

37、V時，R1=270ohm。然而這種方式下，LVPECL輸出的交流負(fù)載阻抗低于50ohm。因此在實際應(yīng)用中，折中直流和交流的要求，3.3V供電時，R1 可以從142ohm到200ohm之間選取，5V供電時，R1 可以從270ohm到350ohm之間選取。 LVPECL->CML(1) 直流耦合：在LVPECL到CML的直流耦合連接方式中需要一個電平轉(zhuǎn)換網(wǎng)絡(luò)，以滿足LVPECL輸出與CML輸入的共模電壓要求。該電平轉(zhuǎn)換網(wǎng)絡(luò)如下圖所示。對該電平轉(zhuǎn)換網(wǎng)絡(luò)的要求是：a. 引入的損耗必須要?。籦. 自LVPECL輸出端看到的總阻抗近似為50ohm(保證與接收端阻抗連續(xù))；c. CML接收器輸入端的信

38、號擺幅大于接收器的靈敏度要求。 假定LVPECL的最小差分輸出擺幅為400mV，而MAX3875的輸入靈敏度為50mV，這樣電阻網(wǎng)絡(luò)的最小增益必須大于50mV/400mV=0.125，因此：其中，(1)式為戴維寧開路等效電壓，(2)式假設(shè)VA=VPECL-CM=VCC-1.3V，(3)式為戴維寧等效電阻。 求解上面的方程組，我們得到R1=182，R2=82，R3=290，VA=1.35V，VB=3.11V，Gain=0.147，Zin=49。因此，LVPECL到CML的直流耦合結(jié)構(gòu)如下圖所示。(2) 交流耦合：在LVPECL的兩個輸出端各加一個到地的直流偏置電阻，使得LVPECL輸出性能最優(yōu)，

39、電阻值選取范圍為142ohm到200ohm(3.3V供電時)。如果LVPECL的差分輸出信號擺幅大于CML的接收范圍，可以在信號通道上串一個25ohm的電阻，以提供0.67倍的電壓衰減。如下圖所示。 LVPECL->LVDS(1) 直流耦合：LVPECL到LVDS的直流耦合結(jié)構(gòu)需要一個電平轉(zhuǎn)換/衰減網(wǎng)絡(luò)，如下圖所示。設(shè)計該網(wǎng)絡(luò)時有如下幾點需要考慮：a. 當(dāng)負(fù)載是50Ohm接到VCC-2V時，LVPECL的輸出性能是最優(yōu)的。b. 該網(wǎng)絡(luò)引入的衰減不應(yīng)太大，LVPECL輸出信號經(jīng)衰減后仍能落在LVDS的輸入有效范圍內(nèi)。注意LVDS的輸入差分阻抗為100Ohm，或者每個單端到虛擬地為50ohm

40、，這對直流端接阻抗沒有影響，但會影響交流端接阻抗，這意味著交流阻抗和直流阻抗不等。因此，該電阻網(wǎng)絡(luò)需要滿足如下方程： 考慮Vcc=0.3V 情況，解上面的方程組得到：R1=182，R2=48，R3=48，VA=1.14V，RAC=51.8，RDC=62.8，Gain=0.337。電路連接好，實測得VA=2.1V，VB=1.06V。假定LVPECL單端最小輸出電壓為300mV，在LVDS 的輸入端可達(dá)到100mV，能夠滿足其靈敏度要求?？紤]信號較大時，如果LVPECL 的最大輸出為1V，LVDS 的單端輸入電壓則為337mV，同樣可以滿足指標(biāo)要求。(2) 交流耦合：LVPECL 到LVDS 的交

41、流耦合結(jié)構(gòu)如圖所示，LVPECL 的輸出端到地需加直流偏置電阻(142到200)，同時信號通道上一定要串接50電阻，以提供一定衰減。LVDS 的輸入端到地需加5K電阻，以提供近似0.86V 的共模電壓。 LVDS->LVPECL(1) 直流耦合：LVDS到LVPECL 的直流耦合結(jié)構(gòu)中需要加一個電阻網(wǎng)絡(luò)，如圖所示，該電阻網(wǎng)絡(luò)完成直流電平的轉(zhuǎn)換。LVDS輸出電平為1.2V，LVPECL的輸入電平為Vcc-1.3V。LVDS 的輸出是以地為基準(zhǔn)，而LVPECL 的輸入是以電源為基準(zhǔn)，這要求考慮電阻網(wǎng)絡(luò)時應(yīng)注意LVDS 的輸出電位不應(yīng)對供電電源敏感；另一個問題是需要在功耗和速度方面折中考慮，如

42、果電阻值取的較小，可以允許電路在更高的速度下工作，但功耗較大，LVDS 的輸出性能容易受電源的波動影響；還有一個問題就是要考慮電阻網(wǎng)絡(luò)與傳輸線的匹配。電阻值可以通過下面的方程導(dǎo)出。在Vcc 電壓為3.3V 時，解上面的方程得：R1=374，R2=249，R3=402，VA=1.2V，VB=2.0V，RIN=49，Gain=0.62。LVDS 的最小差分輸出信號擺幅為500mV，在上面結(jié)構(gòu)中加到LVPECL 輸入端的信號擺幅變?yōu)?10mV，該幅度低于LVPECL 的輸入標(biāo)準(zhǔn)，但對于絕大多數(shù)MAXIM 公司的LVPECL 電路來說，該信號幅度是足夠的，原因是MAXIM 公司LVPECL 輸入端有較高的增益。(2) 交流耦合：LVDS到LVPECL的交流耦合結(jié)構(gòu)比較簡單，如下圖所示(LVPECL片內(nèi)不含端接)。 LVDS->CMLLVDS 驅(qū)動CML通常采用交流耦合方式，如下圖所示。 CML->LVPECLCML驅(qū)動LVPECL通常采用交流耦合方式，如下