電信傳輸?shù)?章2

1、1可編程邏輯器件原理及應(yīng)用可編程邏輯器件原理及應(yīng)用 主講：張家波主講：張家波重慶郵電大學(xué)通信與信息學(xué)院重慶郵電大學(xué)通信與信息學(xué)院2v課程性質(zhì)課程性質(zhì)v課程安排課程安排v教材及參考資料教材及參考資料vEDAEDA技術(shù)的相關(guān)網(wǎng)址技術(shù)的相關(guān)網(wǎng)址v本課程學(xué)習(xí)方法小議本課程學(xué)習(xí)方法小議v軟件簡單介紹軟件簡單介紹3 本課程本課程是電子信息工程、通信工程、電子與科學(xué)技是電子信息工程、通信工程、電子與科學(xué)技術(shù)術(shù), ,自動化、應(yīng)用電子技術(shù)自動化、應(yīng)用電子技術(shù), ,通信技術(shù)通信技術(shù), ,樓宇智能化技術(shù)、樓宇智能化技術(shù)、電子產(chǎn)品設(shè)計(jì)與工藝等電類本科專業(yè)的電子產(chǎn)品設(shè)計(jì)與工藝等電類本科專業(yè)的技術(shù)專業(yè)技術(shù)專業(yè)課程課程,

2、,技技術(shù)基礎(chǔ)應(yīng)用性術(shù)基礎(chǔ)應(yīng)用性課程，也是課程，也是現(xiàn)代電子設(shè)計(jì)技術(shù)導(dǎo)論性現(xiàn)代電子設(shè)計(jì)技術(shù)導(dǎo)論性課程課程 . 該課程與其他技術(shù)基礎(chǔ)課和專業(yè)課銜接緊密，是學(xué)生該課程與其他技術(shù)基礎(chǔ)課和專業(yè)課銜接緊密，是學(xué)生進(jìn)行大學(xué)生進(jìn)行大學(xué)生電子科技競賽電子科技競賽、課程設(shè)計(jì)課程設(shè)計(jì)、畢業(yè)設(shè)計(jì)畢業(yè)設(shè)計(jì)和和參加工參加工作作所必需的重要所必需的重要技術(shù)基礎(chǔ)，技術(shù)基礎(chǔ)，掌握掌握EDAEDA技術(shù)是電子信息類專技術(shù)是電子信息類專業(yè)學(xué)生所必備的基本能力和技能業(yè)學(xué)生所必備的基本能力和技能. . 隨著半導(dǎo)體和計(jì)算機(jī)技術(shù)的不斷發(fā)展，電子工程設(shè)隨著半導(dǎo)體和計(jì)算機(jī)技術(shù)的不斷發(fā)展，電子工程設(shè)計(jì)逐步實(shí)現(xiàn)了自動化，即電子設(shè)計(jì)自動化（計(jì)逐步實(shí)現(xiàn)

3、了自動化，即電子設(shè)計(jì)自動化（Electronic Electronic Design AutomationDesign Automation，簡稱，簡稱EDAEDA）。）。 在在2121世紀(jì)世紀(jì)EDAEDA已經(jīng)是電子設(shè)計(jì)的必經(jīng)之路，也是電子技已經(jīng)是電子設(shè)計(jì)的必經(jīng)之路，也是電子技術(shù)教學(xué)必不可少的內(nèi)容。術(shù)教學(xué)必不可少的內(nèi)容。 課程性質(zhì)課程性質(zhì)剖析課程名字，引導(dǎo)應(yīng)用,EDA4vEDAEDA（Electronics Design AutomationElectronics Design Automation）即電子）即電子設(shè)計(jì)自動化技術(shù)，是利用設(shè)計(jì)自動化技術(shù)，是利用計(jì)算機(jī)工作平臺計(jì)算機(jī)工作平臺，從事，

4、從事電子系統(tǒng)和電路設(shè)計(jì)的一項(xiàng)技術(shù)。隨著電子系統(tǒng)和電路設(shè)計(jì)的一項(xiàng)技術(shù)。隨著微電子技微電子技術(shù)、計(jì)算機(jī)信息技術(shù)術(shù)、計(jì)算機(jī)信息技術(shù)和和智能化技術(shù)智能化技術(shù)等多種應(yīng)用學(xué)等多種應(yīng)用學(xué)科的迅速發(fā)展，科的迅速發(fā)展，EDAEDA技術(shù)日益成熟，已滲透到電技術(shù)日益成熟，已滲透到電子系統(tǒng)和集成電路設(shè)計(jì)的各個環(huán)節(jié)。作為電子技子系統(tǒng)和集成電路設(shè)計(jì)的各個環(huán)節(jié)。作為電子技術(shù)的后續(xù)課程，大部分院校相繼開設(shè)了術(shù)的后續(xù)課程，大部分院校相繼開設(shè)了EDAEDA課程。課程。開設(shè)該課程的目的是使學(xué)生開設(shè)該課程的目的是使學(xué)生了解現(xiàn)代電路設(shè)計(jì)方了解現(xiàn)代電路設(shè)計(jì)方法，了解日益法，了解日益發(fā)展的電路設(shè)計(jì)技術(shù)發(fā)展的電路設(shè)計(jì)技術(shù)，跟上時代的，跟上時

5、代的步伐。步伐。5vEDAEDA技術(shù)涉及內(nèi)容很多，既包括技術(shù)涉及內(nèi)容很多，既包括可編程模擬器件可編程模擬器件PACPAC的的模擬模擬電路設(shè)計(jì)電路設(shè)計(jì)，又包括，又包括可編程邏輯器件可編程邏輯器件PLDPLD的的數(shù)字電路設(shè)計(jì)數(shù)字電路設(shè)計(jì)內(nèi)內(nèi)容。由于目前容。由于目前PACPAC技術(shù)還不十分成熟，基于技術(shù)還不十分成熟，基于PACPAC器件的模擬器件的模擬電路設(shè)計(jì)應(yīng)用還處于一個起步階段。可編程邏輯器件電路設(shè)計(jì)應(yīng)用還處于一個起步階段。可編程邏輯器件PLDPLD正以驚人的速度向著正以驚人的速度向著高密度、高速度、低電壓、低功耗高密度、高速度、低電壓、低功耗的的方向發(fā)展。其開發(fā)軟件系統(tǒng)的功能日益完善，基于方向

6、發(fā)展。其開發(fā)軟件系統(tǒng)的功能日益完善，基于PLDPLD的的數(shù)字電路設(shè)計(jì)應(yīng)用十分廣泛。基于數(shù)字電路設(shè)計(jì)應(yīng)用十分廣泛?；赑LDPLD的數(shù)字電路設(shè)計(jì)既的數(shù)字電路設(shè)計(jì)既包括包括硬件硬件PLDPLD，又包括相應(yīng)軟件開發(fā)系統(tǒng)，又包括相應(yīng)軟件開發(fā)系統(tǒng)，涉及內(nèi)容很多，涉及內(nèi)容很多. . 自看前言廣義EDA技術(shù)？6v本課程作為本課程作為專業(yè)技術(shù)基礎(chǔ)專業(yè)技術(shù)基礎(chǔ)課，主要討論課，主要討論可編程邏可編程邏輯器件基本原理輯器件基本原理、利用可編程邏輯器件進(jìn)行電子、利用可編程邏輯器件進(jìn)行電子系統(tǒng)設(shè)計(jì)的方法，系統(tǒng)設(shè)計(jì)的方法，掌握可編程邏輯器件的軟硬件掌握可編程邏輯器件的軟硬件開發(fā)工具開發(fā)工具以及以及可編程邏輯器件的應(yīng)用可編

7、程邏輯器件的應(yīng)用等。通過本等。通過本課程的學(xué)習(xí)，使學(xué)生對課程的學(xué)習(xí)，使學(xué)生對可編程邏輯器件及相關(guān)技可編程邏輯器件及相關(guān)技術(shù)有較為深入的了解術(shù)有較為深入的了解；掌握用；掌握用PLDPLD設(shè)計(jì)電子系統(tǒng)設(shè)計(jì)電子系統(tǒng)的設(shè)計(jì)方法的設(shè)計(jì)方法。 課程任務(wù)課程任務(wù)7本課程安排本課程安排:o手機(jī)設(shè)置為振動或關(guān)機(jī)手機(jī)設(shè)置為振動或關(guān)機(jī) 學(xué)時數(shù)學(xué)時數(shù):32:32學(xué)時學(xué)時( (理論教學(xué)理論教學(xué)2424學(xué)時學(xué)時+ +實(shí)驗(yàn)教學(xué)實(shí)驗(yàn)教學(xué)1616學(xué)時學(xué)時) ) ( (自己至少上機(jī)自己至少上機(jī)8 8時時) )課程教學(xué)內(nèi)容課程教學(xué)內(nèi)容: :第一章第一章: :概述概述第二章第二章:FPGA/CPLD:FPGA/CPLD結(jié)構(gòu)原理結(jié)構(gòu)原

8、理第三章第三章: VHDL: VHDL設(shè)計(jì)初步設(shè)計(jì)初步 第四章第四章: Quartus: Quartus應(yīng)用向?qū)?yīng)用向?qū)У谖逭碌谖逭? VHDL: VHDL設(shè)計(jì)進(jìn)階設(shè)計(jì)進(jìn)階 第六章：宏功能模塊與第六章：宏功能模塊與IPIP應(yīng)用應(yīng)用第七章：有限狀態(tài)機(jī)設(shè)計(jì)（第七章：有限狀態(tài)機(jī)設(shè)計(jì)（8 8，9 9，1010，1111實(shí)驗(yàn)中學(xué)）實(shí)驗(yàn)中學(xué)）教學(xué)目的教學(xué)目的: : 了解一類器件了解一類器件, ,掌握一門語言掌握一門語言, ,熟悉一種設(shè)計(jì)語言熟悉一種設(shè)計(jì)語言. . 課程安排課程安排看授課計(jì)劃,確定（課代表）8教材教材: : EDA技術(shù)與技術(shù)與VHDL設(shè)計(jì)黃沛昱等編著設(shè)計(jì)黃沛昱等編著 西安電子科技大學(xué)出版社；

9、西安電子科技大學(xué)出版社； EDA技術(shù)與技術(shù)與VHDL設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)，黃沛昱等編著設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)，黃沛昱等編著 西安電子科技大學(xué)出版社；西安電子科技大學(xué)出版社；教材及參考資料教材及參考資料9vhttp:/ vhttp:/vhttp:/vhttp:/v 電子科技大學(xué)電子科技大學(xué) 竇衡竇衡 視頻講座視頻講座vhttp:/vhttp:/vhttp:/ EDA技術(shù)的相關(guān)網(wǎng)址技術(shù)的相關(guān)網(wǎng)址10本課程學(xué)習(xí)方法小議本課程學(xué)習(xí)方法小議本課程前期基礎(chǔ)課程是數(shù)字電路等課程本課程前期基礎(chǔ)課程是數(shù)字電路等課程 這方面掌握不夠理想的請自己重新復(fù)習(xí)和鞏固，參這方面掌握不夠理想的請自己重新復(fù)習(xí)和鞏固，參考數(shù)字電路與邏輯設(shè)計(jì)補(bǔ)學(xué)存

10、儲器和可編程邏輯器考數(shù)字電路與邏輯設(shè)計(jì)補(bǔ)學(xué)存儲器和可編程邏輯器件部分。件部分。本課程是一門實(shí)踐性、應(yīng)用性很強(qiáng)的學(xué)科本課程是一門實(shí)踐性、應(yīng)用性很強(qiáng)的學(xué)科 努力學(xué)好課堂知識的同時，更要培養(yǎng)動手能力。努力學(xué)好課堂知識的同時，更要培養(yǎng)動手能力。硬件硬件/ /軟件同樣重要，不可偏廢軟件同樣重要，不可偏廢 硬件是基礎(chǔ)，軟件是外表及思想。硬件是基礎(chǔ)，軟件是外表及思想。聽課、查閱資料、上網(wǎng)學(xué)習(xí)聽課、查閱資料、上網(wǎng)學(xué)習(xí)、作業(yè)、實(shí)驗(yàn)環(huán)節(jié)都重要作業(yè)、實(shí)驗(yàn)環(huán)節(jié)都重要 掌握科學(xué)的學(xué)習(xí)方法掌握科學(xué)的學(xué)習(xí)方法: :多思考，多分析，多總結(jié)。多思考，多分析，多總結(jié)。大家看前言11回顧回顧 與補(bǔ)充與補(bǔ)充 自自20世紀(jì)世紀(jì)60年代

11、以來，數(shù)字集成電路已經(jīng)歷了從年代以來，數(shù)字集成電路已經(jīng)歷了從SSI、MSI到到LSI、VLSI的發(fā)展過程。的發(fā)展過程。20世紀(jì)世紀(jì)70年代初年代初以以1K位存儲器為標(biāo)志的大規(guī)模集成電路（位存儲器為標(biāo)志的大規(guī)模集成電路（LSI）問世）問世以后，微電子技術(shù)得到迅猛發(fā)展，集成電路的集成規(guī)以后，微電子技術(shù)得到迅猛發(fā)展，集成電路的集成規(guī)模幾乎以平均每模幾乎以平均每12年翻一番的驚人速度迅速增長。年翻一番的驚人速度迅速增長。12標(biāo)準(zhǔn)邏輯器件標(biāo)準(zhǔn)邏輯器件微處理器微處理器CPU與微控制器與微控制器MCU（單片機(jī)）（單片機(jī)）目前，有以下三種集成邏輯器件可供選用：目前，有以下三種集成邏輯器件可供選用：包含包含：T

12、TL74/54系列和系列和CMOS4000/4500/74HC系列的器件。系列的器件。特點(diǎn)特點(diǎn)：中、小規(guī)模集成電路、速度快、型號系列齊全、廠家中、小規(guī)模集成電路、速度快、型號系列齊全、廠家 眾多、價格便宜。眾多、價格便宜。不足不足：實(shí)現(xiàn)復(fù)雜的邏輯功能時，電路龐大、連線增多、可靠：實(shí)現(xiàn)復(fù)雜的邏輯功能時，電路龐大、連線增多、可靠 性降低。性降低。特點(diǎn)特點(diǎn)：大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件大規(guī)模、超大規(guī)模集成電路、其性能已不能單憑器件 本身的電路結(jié)構(gòu)評估，需要配備相應(yīng)的軟件才能形成本身的電路結(jié)構(gòu)評估，需要配備相應(yīng)的軟件才能形成 一個整體。一個整體。不足不足：在某些對工作速度有特別要求的

13、場合，此類器件的弱在某些對工作速度有特別要求的場合，此類器件的弱 點(diǎn)就表現(xiàn)出來。點(diǎn)就表現(xiàn)出來。13專用集成電路專用集成電路ASICApplication Specific Integreated Circuit)ASIC是是面向用戶實(shí)用目的面向用戶實(shí)用目的而專門設(shè)計(jì)的一種集成電路，其而專門設(shè)計(jì)的一種集成電路，其宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯宗旨在于優(yōu)化電路的性能，提高電路的集成度，增強(qiáng)電路芯片的接口能力，同時，其設(shè)計(jì)周期和開發(fā)成本又為用戶能接片的接口能力，同時，其設(shè)計(jì)周期和開發(fā)成本又為用戶能接受。通常受。通常電路邏輯功能復(fù)雜電路邏輯功能復(fù)雜。包括：包括：1. 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)

14、單元2. 宏單元宏單元3. 門陣列門陣列4. 可編程邏輯器件可編程邏輯器件PLD1415161718三類器件的主要性能指標(biāo)比較三類器件的主要性能指標(biāo)比較v很好很好v很好很好v較差較差v 開發(fā)工具支持開發(fā)工具支持v較大較大較小較小v較小較小v 庫存風(fēng)險庫存風(fēng)險v較難較難v不難不難v容易容易v 使用難易程度使用難易程度v長長v較短較短v短短v 制造時間制造時間v一般一般v較好較好v差差v 樣品仿真能力樣品仿真能力v較長較長v不長不長v短短v 開發(fā)時間開發(fā)時間v較貴較貴v一般一般v便宜便宜v 價格價格v很好很好v較好較好v差差v 集成度集成度v一般一般v較好較好v很好很好v 速度速度v專用集成專用集

15、成ASICv微控制器微控制器v標(biāo)準(zhǔn)邏輯器標(biāo)準(zhǔn)邏輯器件件類型類型指標(biāo)指標(biāo)19vFPGA測試工程師測試工程師 v山東量子科學(xué)技術(shù)研究院有限公司山東量子科學(xué)技術(shù)研究院有限公司v公司規(guī)模：公司規(guī)模：100 - 499人人 v公司性質(zhì)：私營民營企業(yè)公司性質(zhì)：私營民營企業(yè) v公司行業(yè)：計(jì)算機(jī)軟件公司行業(yè)：計(jì)算機(jī)軟件,通信通信(設(shè)備設(shè)備運(yùn)營運(yùn)營增值服務(wù)增值服務(wù)),電子電子微電子微電子 v職位性質(zhì)：全職職位性質(zhì)：全職 v發(fā)布日期：發(fā)布日期：2011-9-27 v工作經(jīng)驗(yàn)：工作經(jīng)驗(yàn)：1-2年年 v學(xué)歷要求：本科以上學(xué)歷要求：本科以上 v招聘人數(shù)：招聘人數(shù)：2人人 v語言能力：不限語言能力：不限 v簡歷語言：中文

16、簡歷語言：中文 v工作地點(diǎn)：濟(jì)南市工作地點(diǎn)：濟(jì)南市 工作職責(zé)：工作職責(zé)：1) 負(fù)責(zé)我司數(shù)據(jù)通信產(chǎn)品的負(fù)責(zé)我司數(shù)據(jù)通信產(chǎn)品的FPGA電路的設(shè)計(jì)、驗(yàn)證和測試工作；電路的設(shè)計(jì)、驗(yàn)證和測試工作；2) 負(fù)責(zé)測試策劃及相關(guān)測試文檔編寫；負(fù)責(zé)測試策劃及相關(guān)測試文檔編寫； 3) 負(fù)責(zé)測試用例的編寫，執(zhí)行測試；負(fù)責(zé)測試用例的編寫，執(zhí)行測試； 4) 負(fù)責(zé)提交問題并跟蹤問題狀態(tài)；負(fù)責(zé)提交問題并跟蹤問題狀態(tài)；5) 測試范圍涉及軟硬結(jié)合項(xiàng)目。測試范圍涉及軟硬結(jié)合項(xiàng)目。任職資格：任職資格：1) 電子工程、通信工程、自動化等相關(guān)專業(yè)；電子工程、通信工程、自動化等相關(guān)專業(yè)；2) 良好的數(shù)字電路基礎(chǔ)，較強(qiáng)的電路設(shè)計(jì)、調(diào)試能力；

17、良好的數(shù)字電路基礎(chǔ)，較強(qiáng)的電路設(shè)計(jì)、調(diào)試能力； 3) 熟悉熟悉Verilog和和VHDL語言；語言；4) 熟悉熟悉Altera或或Xilinx FPGA的架構(gòu)的架構(gòu)/設(shè)計(jì)流程及開發(fā)工具；設(shè)計(jì)流程及開發(fā)工具；5) 掌握基本的驗(yàn)證和調(diào)試的方法和技術(shù)；掌握基本的驗(yàn)證和調(diào)試的方法和技術(shù)；6) 良好的英文閱讀能力，溝通交流能力強(qiáng)，良好的團(tuán)隊(duì)合作精神，工作積極主動。良好的英文閱讀能力，溝通交流能力強(qiáng)，良好的團(tuán)隊(duì)合作精神，工作積極主動。7) 一年以上一年以上FPGA驗(yàn)證經(jīng)驗(yàn)或開發(fā)經(jīng)驗(yàn)。驗(yàn)證經(jīng)驗(yàn)或開發(fā)經(jīng)驗(yàn)。20FPGA測試工程師中興通訊股份有限公司中興通訊股份有限公司 v職位職能職位職能: 硬件工程師硬件工程

18、師 測試工程師測試工程師 職位描述職位描述:主要職責(zé)：主要職責(zé)：1. 從事大規(guī)模從事大規(guī)模FPGA基線版本的測試實(shí)施（包括代碼走查，仿真驗(yàn)證，板級測試等）；基線版本的測試實(shí)施（包括代碼走查，仿真驗(yàn)證，板級測試等）；2. 進(jìn)行測試方案、測試用例的編寫和評審；進(jìn)行測試方案、測試用例的編寫和評審；3. 從事從事FPGA測試工具研究；完成對測試工具研究；完成對FPGA驗(yàn)證及測試方法的創(chuàng)新和改進(jìn)；驗(yàn)證及測試方法的創(chuàng)新和改進(jìn)；4. 部門安排的其它相關(guān)工作；部門安排的其它相關(guān)工作；任職資格：任職資格：1. 計(jì)算機(jī)計(jì)算機(jī)/電子電子/通信通信/控制控制/計(jì)算數(shù)學(xué)相關(guān)專業(yè)；本科三年或碩士一年相關(guān)工作經(jīng)驗(yàn)；計(jì)算數(shù)學(xué)

19、相關(guān)專業(yè)；本科三年或碩士一年相關(guān)工作經(jīng)驗(yàn)；2. 具有良好的硬件理論基礎(chǔ)，熟悉具有良好的硬件理論基礎(chǔ)，熟悉FPGA基本原理和設(shè)計(jì)流程，有一定的數(shù)字電路設(shè)計(jì)或基本原理和設(shè)計(jì)流程，有一定的數(shù)字電路設(shè)計(jì)或測試的經(jīng)驗(yàn)。測試的經(jīng)驗(yàn)。3. 熟悉熟悉Xilinx或或Altera FPGA器件，熟悉器件，熟悉Verilog語言，熟練使用語言，熟練使用Modelsim等仿真驗(yàn)證工具。等仿真驗(yàn)證工具。4. 有大型有大型FPGA相關(guān)開發(fā)或測試經(jīng)驗(yàn)優(yōu)先。相關(guān)開發(fā)或測試經(jīng)驗(yàn)優(yōu)先。簡歷請投遞至：簡歷請投遞至：21年薪年薪:人民幣人民幣80000-100000 vFPGA、DSP工程師 最新相關(guān)招聘 v在704所測控通信研發(fā)

20、部工作，主要從事FPGA和DSP的設(shè)計(jì)工作:*負(fù)責(zé)某項(xiàng)目GPS接收機(jī)的基帶部分，完成了擴(kuò)頻信號捕獲跟蹤、數(shù)據(jù)信息解調(diào)的設(shè)計(jì)*負(fù)責(zé)USB通用衛(wèi)星測控模擬器中遙測、遙控分系統(tǒng)，完成了ASK、FSK、BPSK解調(diào)，以及PSK、QPSK、FM、PM調(diào)制的設(shè)計(jì)*負(fù)責(zé)某項(xiàng)目擴(kuò)頻應(yīng)答機(jī)的基帶部分，完成了擴(kuò)頻信號調(diào)制解調(diào)的設(shè)計(jì)*負(fù)責(zé)一中高速軟件無線電（Software Radio）平臺設(shè)計(jì)，在這一平臺上完成了通用擴(kuò)頻系統(tǒng)、通用遙測遙控系統(tǒng)的設(shè)計(jì)。個人技能: 熟悉擴(kuò)頻原理，熟悉擴(kuò)頻信號的調(diào)制解調(diào)熟悉軟件無線電（Software Radio）的原理熟練掌握C語言和匯編語言，特別熟悉TI的C6000系列芯片和設(shè)計(jì)工

21、具CCS熟悉verilog HDL，熟悉Quartus、Modelsim等FPGA設(shè)計(jì)工具，熟悉ALTERA的FPGA、CPLD芯片 可編程邏輯器件原理及應(yīng)用23EDAEDA技術(shù)概述技術(shù)概述 信息社會的發(fā)展離不開集成電路，現(xiàn)代電子產(chǎn)信息社會的發(fā)展離不開集成電路，現(xiàn)代電子產(chǎn)品在性能提高、復(fù)雜度增大的同時，價格卻一直呈品在性能提高、復(fù)雜度增大的同時，價格卻一直呈下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快。下降趨勢，而且產(chǎn)品更新?lián)Q代的步伐也越來越快。當(dāng)前集成電路正朝著速度快、容量大、體積小、功當(dāng)前集成電路正朝著速度快、容量大、體積小、功耗低的方向發(fā)展。耗低的方向發(fā)展。24EDAEDA技術(shù)及其發(fā)展技術(shù)

22、及其發(fā)展 EDAEDA技術(shù)的實(shí)現(xiàn)目標(biāo)技術(shù)的實(shí)現(xiàn)目標(biāo)硬件描述語言硬件描述語言VHDL綜合綜合基于基于VHDL的自頂向下設(shè)計(jì)方法的自頂向下設(shè)計(jì)方法EDAEDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢 EDAEDA與傳統(tǒng)電子設(shè)計(jì)方法的比較與傳統(tǒng)電子設(shè)計(jì)方法的比較ASICASIC及其設(shè)計(jì)流程及其設(shè)計(jì)流程 常用常用EDAEDA工具工具 261.1.什么是什么是EDA?EDA?E Electronic lectronic D Design esign A Automationutomation電子設(shè)計(jì)自動化電子設(shè)計(jì)自動化2.EDA2.EDA技術(shù)的發(fā)展過程技術(shù)的發(fā)展過程EDAEDA技術(shù)的發(fā)展的三個階段技術(shù)的發(fā)展的三個階

23、段1)1)、早期電子、早期電子CADCAD階段階段 20 20世紀(jì)世紀(jì)7070年代年代，屬，屬EDAEDA技術(shù)發(fā)展初期。利用計(jì)算技術(shù)發(fā)展初期。利用計(jì)算機(jī)、二維圖形編輯與分析的機(jī)、二維圖形編輯與分析的CADCAD工具，完成布圖布線工具，完成布圖布線等高度重復(fù)性的繁雜工作。等高度重復(fù)性的繁雜工作。 典型設(shè)計(jì)軟件如典型設(shè)計(jì)軟件如TangoTango布線軟件。布線軟件。著名的摩爾定律:每18個月單片集成電路晶體管的數(shù)目就會翻一番!27EDAEDA技術(shù)的發(fā)展的三個階段技術(shù)的發(fā)展的三個階段2)2)計(jì)算機(jī)輔助工程計(jì)算機(jī)輔助工程( (CAECAE) )階段階段8080年代年代為計(jì)算機(jī)輔助工程為計(jì)算機(jī)輔助工程(

24、CAE)(CAE)階段。與階段。與CADCAD相比，相比，CAECAE除了有除了有純粹純粹的圖形繪制功能外，又增加了電路功能分析和結(jié)構(gòu)設(shè)計(jì)，的圖形繪制功能外，又增加了電路功能分析和結(jié)構(gòu)設(shè)計(jì)，并且通過并且通過電氣連接網(wǎng)絡(luò)表電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)這就是計(jì)算機(jī)將兩者結(jié)合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)這就是計(jì)算機(jī)輔助工程的概念。輔助工程的概念。CAECAE的主要功能是：原理圖輸入、邏輯仿真、電的主要功能是：原理圖輸入、邏輯仿真、電路綜合、電路時延后仿真、自動布局布線及路綜合、電路時延后仿真、自動布局布線及PCBPCB后分析等。相應(yīng)的后分析等。相應(yīng)的EDAEDA開發(fā)工具主要解決電路設(shè)計(jì)沒

25、有完成之前的功能檢測等問題。開發(fā)工具主要解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。 8080年代后期，年代后期，EDAEDA工具已經(jīng)可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化工具已經(jīng)可以進(jìn)行初級的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。和設(shè)計(jì)結(jié)果驗(yàn)證。 28 2020世紀(jì)世紀(jì)9090年代年代，可編程邏輯器件迅速發(fā)展，出現(xiàn)，可編程邏輯器件迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線功能強(qiáng)大的全線EDAEDA工具。具有較強(qiáng)抽象描述能力的硬工具。具有較強(qiáng)抽象描述能力的硬件描述語言件描述語言(VHDL(VHDL、Verilog HDL)Verilog HDL)及高性能綜合工具的及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向

26、系統(tǒng)級電子產(chǎn)使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)（即品開發(fā)（即SOC_ System On a ChipSOC_ System On a Chip：單片系統(tǒng)、或片：單片系統(tǒng)、或片上系統(tǒng)集成上系統(tǒng)集成）。）。 3 3、電子設(shè)計(jì)自動化、電子設(shè)計(jì)自動化( (EDAEDA) )階段階段29EDAEDA技術(shù)的發(fā)展的三個階段技術(shù)的發(fā)展的三個階段4)4)電子系統(tǒng)設(shè)計(jì)自動化電子系統(tǒng)設(shè)計(jì)自動化(ESDA)(ESDA)階段階段九十年代為九十年代為ESDAESDA階段，盡管階段，盡管CAD/CAECAD/CAE技術(shù)取得了巨大的成功，技術(shù)取得了巨大的成功，但并沒有把人從繁重的設(shè)計(jì)工作中徹底解放出來。在

27、整個設(shè)計(jì)但并沒有把人從繁重的設(shè)計(jì)工作中徹底解放出來。在整個設(shè)計(jì)過程中，自動化和智能化程度還不高，各種過程中，自動化和智能化程度還不高，各種EDAEDA軟件界面千差萬別軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。基于以上不足，人們開始追求：貫徹整個設(shè)計(jì)過程的自動化，這。基于以上不足，人們開始追求：貫徹整個設(shè)計(jì)過程的自動化，這就是就是ESDAESDA即電子系統(tǒng)設(shè)計(jì)自動化。即電子系統(tǒng)設(shè)計(jì)自動化。 30vEDAEDA技術(shù)發(fā)展階段技術(shù)發(fā)展階段1.1.1 EDA1.1.1 EDA技術(shù)及其發(fā)展歷程技術(shù)及其發(fā)展歷程 n CA

28、D階段 n CAE階段 n 設(shè)計(jì)自動化階段 31EDAEDA廣義定義包括廣義定義包括v半導(dǎo)體工藝設(shè)計(jì)自動化；半導(dǎo)體工藝設(shè)計(jì)自動化；v可編程器件設(shè)計(jì)自動化；可編程器件設(shè)計(jì)自動化；v電子系統(tǒng)設(shè)計(jì)自動化電子系統(tǒng)設(shè)計(jì)自動化；v印刷電路板設(shè)計(jì)自動化；印刷電路板設(shè)計(jì)自動化；v仿真與測試，故障診斷自動化；仿真與測試，故障診斷自動化；v形式驗(yàn)證自動化；形式驗(yàn)證自動化；v統(tǒng)稱統(tǒng)稱EDA工程工程32 以以大規(guī)?？删幊踢壿嬈骷笠?guī)模可編程邏輯器件為為設(shè)計(jì)載體設(shè)計(jì)載體，以，以硬件描述語硬件描述語言言為系統(tǒng)邏輯描述的為系統(tǒng)邏輯描述的主要表達(dá)方式主要表達(dá)方式，以，以計(jì)算機(jī)、大規(guī)?？捎?jì)算機(jī)、大規(guī)?？删幊唐骷木幊唐骷拈_發(fā)

29、軟件開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)及實(shí)驗(yàn)開發(fā)系統(tǒng)為為設(shè)計(jì)工具設(shè)計(jì)工具，自動完，自動完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯邏輯編譯、邏邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒幊滔螺d等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T的一門多學(xué)科融合的新技術(shù)多學(xué)科融合的新技術(shù)。EDAEDA技術(shù)的狹義定義技術(shù)的狹義定義多學(xué)科？多學(xué)科？33v硬件實(shí)現(xiàn)方面硬

30、件實(shí)現(xiàn)方面-大規(guī)模集成電路制造技術(shù)；大規(guī)模集成電路制造技術(shù)；ICIC版圖設(shè)計(jì)版圖設(shè)計(jì)技術(shù)，技術(shù)，ASICASIC測試與封裝技術(shù)，測試與封裝技術(shù)，F(xiàn)PGAFPGA和和CPLDCPLD編程下載技術(shù)，編程下載技術(shù)，自動測試技術(shù)等；自動測試技術(shù)等；v計(jì)算機(jī)輔助工程方面計(jì)算機(jī)輔助工程方面-計(jì)算機(jī)輔助設(shè)計(jì)，計(jì)算機(jī)輔助制計(jì)算機(jī)輔助設(shè)計(jì)，計(jì)算機(jī)輔助制造，計(jì)算機(jī)輔助測試，計(jì)算機(jī)輔助工程，多種計(jì)算機(jī)語言造，計(jì)算機(jī)輔助測試，計(jì)算機(jī)輔助工程，多種計(jì)算機(jī)語言的設(shè)計(jì)概念；的設(shè)計(jì)概念；v現(xiàn)代電子學(xué)方面現(xiàn)代電子學(xué)方面電子線路設(shè)計(jì)理論，數(shù)字信號處理技術(shù)，電子線路設(shè)計(jì)理論，數(shù)字信號處理技術(shù)，嵌入式系統(tǒng)，計(jì)算機(jī)技術(shù)，數(shù)字系統(tǒng)建模和

31、優(yōu)化技術(shù)與微嵌入式系統(tǒng)，計(jì)算機(jī)技術(shù)，數(shù)字系統(tǒng)建模和優(yōu)化技術(shù)與微波技術(shù)等；波技術(shù)等；34l EDAEDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?（PLD:PLD:Programmable Logic DeviceProgrammable Logic Device）描述方式：描述方式：硬件描述語言硬件描述語言 （HDL:Hard descripation Lauguage)HDL:Hard descripation Lauguage) VHDL VHDL、Verlog HDLVerlog HDL等等設(shè)計(jì)工具：設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)開發(fā)軟件、開

32、發(fā)系統(tǒng)硬件驗(yàn)證：硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)實(shí)驗(yàn)開發(fā)系統(tǒng)35 FPGA：Field Programmable Gates Array CPLD：Complex Programmable Logic Device 主流公司：Xilinx、Altera、Lattice FPGA/CPLD 顯著優(yōu)點(diǎn)： 開發(fā)周期短、投資風(fēng)險小、產(chǎn)品上市速 度快、市場適應(yīng)能力強(qiáng)、硬件修改升級方便。一、一、 大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?6 VHDL：IEEE標(biāo)準(zhǔn)，系統(tǒng)級抽象描述能力較強(qiáng)。 Verilog: IEEE標(biāo)準(zhǔn)，門級開關(guān)電路描述能力 較強(qiáng)。 ABEL: 系統(tǒng)級抽象描述能力差，適合于門級 電路描述。二、二、

33、 硬件描述語言硬件描述語言 （HDL_Hardware Description Language）P6637EDA開發(fā)工具分為： 集成化的開發(fā)系統(tǒng): 特定功能的開發(fā)軟件：綜合軟件 仿真軟件三、軟件開發(fā)工具三、軟件開發(fā)工具38Altera 公司：Quartus、Maxplus系列Xilinx 公司：ISE、Foundation、 Aillance系列Lattice公司：ispDesignEXPERT 系列集成化的開發(fā)系統(tǒng)39 綜合類： Synplicity公司的Synplify/Synplify Pro Synopsys公司的FPGAexpress、FPGA compiler Mentor公司的

34、 LeonardoSpectrum 仿真類： Model Tech公司的Modelsim Aldec 公司的 Active HDL Cadence公司的NC-Verilog、NC-VHDL、NC-SIM 特定功能的開發(fā)軟件40 四、實(shí)驗(yàn)開發(fā)系統(tǒng)四、實(shí)驗(yàn)開發(fā)系統(tǒng) 41vBBU+RRU系統(tǒng)概述vB328硬件系統(tǒng)結(jié)構(gòu)機(jī)柜單板單板內(nèi)部通信技術(shù)指標(biāo)vR04硬件系統(tǒng)結(jié)構(gòu)vB328、R04配置與組網(wǎng)例如:移動通信42TBPA 單板v TBPA單板主要由CPU、DSP、FPGA等組成，實(shí)現(xiàn)3載波8天線業(yè)務(wù)數(shù)據(jù)處理。v上行方向，背板進(jìn)來的IQ數(shù)據(jù)經(jīng)過FPGA分組交換成幀，其中數(shù)據(jù)部分按載波為單位交由DSP處理，

35、DSP處理完的數(shù)據(jù)傳送給CPU，而信令部分通過LOCAL BUS傳給CPU，CPU最后把整合之后的信息通過以太網(wǎng)送IIA板處理。v下行方向，CPU通過以太網(wǎng)從IIA板得到信息，分離出的數(shù)據(jù)交給DSP處理。FPGA從DSP得到處理后的數(shù)據(jù)，從CPU口讀取配置和信令，進(jìn)行載波交換，最后通過IQ輸出給背板。 背板CPUIQLOCAL BUSFPGADSPTBPAB328硬件系統(tǒng)結(jié)構(gòu)硬件系統(tǒng)結(jié)構(gòu)-單板單板4344二、二、EDAEDA工具的發(fā)展趨勢工具的發(fā)展趨勢 1、輸入工具 發(fā)展趨勢是以硬件描述語言（HDL）為主。 2、混合信號處理能力 數(shù)/?；旌闲盘柕奶幚?數(shù)字信號的描述：VHDL、Verilog

36、HDL 模擬信號的描述：AHDL 微波信號的描述：MHDL 453、仿真工具 仿真分為： 功能仿真：又稱前仿真、系統(tǒng)級仿真或行為仿 真，用于驗(yàn)證系統(tǒng)的功能。 時序仿真：又稱后仿真、電路級仿真，用于驗(yàn) 證系統(tǒng)的時序特性、系統(tǒng)性能。 仿真是系統(tǒng)驗(yàn)證的主要手段，是整個電子設(shè) 計(jì)過程中花費(fèi)時間最多的環(huán)節(jié)。4、綜合工具 綜合：由高層次描述自動轉(zhuǎn)換為低層次描述的過 程。是EDA技術(shù)的核心。46(1)用軟件的方式設(shè)計(jì)硬件用軟件的方式設(shè)計(jì)硬件; ;(2)(2)用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件完成完成; ;(3)(3)設(shè)計(jì)過程中可用有關(guān)

37、的軟件進(jìn)行仿真；設(shè)計(jì)過程中可用有關(guān)的軟件進(jìn)行仿真；(4)(4)系統(tǒng)可現(xiàn)場編程系統(tǒng)可現(xiàn)場編程, ,在線升級在線升級; ;(5)(5)整個系統(tǒng)可集成在一個芯片上整個系統(tǒng)可集成在一個芯片上, ,體積小體積小, ,功耗低功耗低, ,可靠性高可靠性高. .利用利用EDAEDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì), ,具有以下幾個特點(diǎn)具有以下幾個特點(diǎn)因此因此,EDA,EDA技術(shù)是現(xiàn)代電子技術(shù)的發(fā)展技術(shù)技術(shù)是現(xiàn)代電子技術(shù)的發(fā)展技術(shù). .47vEDAEDA技術(shù)的最新發(fā)展技術(shù)的最新發(fā)展n（1 1）電子技術(shù)各個領(lǐng)域全方位融入）電子技術(shù)各個領(lǐng)域全方位融入EDAEDA技術(shù)，傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)技術(shù)，傳

38、統(tǒng)的電路系統(tǒng)設(shè)計(jì)建模理念發(fā)生了重大的變化。生了重大的變化。n（2 2）IPIP核的在電子行業(yè)得到了廣泛應(yīng)用。核的在電子行業(yè)得到了廣泛應(yīng)用。n（3 3）在）在FPGAFPGA實(shí)現(xiàn)實(shí)現(xiàn)DSPDSP應(yīng)用成為可能，用純數(shù)字邏輯進(jìn)行應(yīng)用成為可能，用純數(shù)字邏輯進(jìn)行DSPDSP模塊的設(shè)計(jì)，使得模塊的設(shè)計(jì)，使得高速高速DSPDSP實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力推動軟件無線電的實(shí)用化和發(fā)展。基于實(shí)現(xiàn)成為現(xiàn)實(shí)，并有力推動軟件無線電的實(shí)用化和發(fā)展。基于FPGAFPGA的的DSPDSP計(jì)數(shù)，為告訴數(shù)字信號處理算法提供了實(shí)現(xiàn)途徑。計(jì)數(shù)，為告訴數(shù)字信號處理算法提供了實(shí)現(xiàn)途徑。n（4 4）SOPCSOPC技術(shù)步入了大規(guī)模應(yīng)用階段。技

39、術(shù)步入了大規(guī)模應(yīng)用階段。n（5 5）各種）各種EDAEDA工具的推出，使得電子系統(tǒng)設(shè)計(jì)和驗(yàn)證趨于簡單。工具的推出，使得電子系統(tǒng)設(shè)計(jì)和驗(yàn)證趨于簡單。n（6 6）EDAEDA技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，如模擬與數(shù)字，軟件與硬技術(shù)使得電子領(lǐng)域各學(xué)科的界限更加模糊，如模擬與數(shù)字，軟件與硬件，系統(tǒng)與器件，件，系統(tǒng)與器件，ASICASIC與與FPGA,FPGA,行為與結(jié)構(gòu)等，更加相互包容和滲透。行為與結(jié)構(gòu)等，更加相互包容和滲透。48第一次作業(yè)v網(wǎng)查相關(guān)網(wǎng)查相關(guān)EDAEDA網(wǎng)站，技術(shù)論壇，安裝軟件網(wǎng)站，技術(shù)論壇，安裝軟件v交電子文檔：交電子文檔：EDAEDA技術(shù)的定義（廣義與俠義，）發(fā)技術(shù)的定義（

40、廣義與俠義，）發(fā)展與應(yīng)用展與應(yīng)用下周五下午下周五下午3 3點(diǎn)之前，學(xué)習(xí)委員打包發(fā)點(diǎn)之前，學(xué)習(xí)委員打包發(fā)給我給我v3. http:/ 網(wǎng)站上瀏覽下網(wǎng)站上瀏覽下v下一次課：提問？下一次課：提問？50 一般地說，利用一般地說，利用EDAEDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，歸技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，歸納起來主要有以下納起來主要有以下4 4個應(yīng)用領(lǐng)域：個應(yīng)用領(lǐng)域：n 印刷電路板（印刷電路板（PCBPCB）設(shè)計(jì)；）設(shè)計(jì)；n 集成電路（集成電路（ICIC或或ASICASIC）設(shè)計(jì)；）設(shè)計(jì)；n 可編程邏輯器件（可編程邏輯器件（FPGA/CPLDFPGA/CPLD）設(shè)計(jì)；）設(shè)計(jì)；n 混合電路設(shè)計(jì)?；旌想娐吩O(shè)計(jì)。專用集成電

41、路專用集成電路ASICASIC的設(shè)計(jì)與的設(shè)計(jì)與實(shí)現(xiàn)實(shí)現(xiàn)EDAEDA技術(shù)實(shí)現(xiàn)目標(biāo)技術(shù)實(shí)現(xiàn)目標(biāo)EDAEDA技術(shù)技術(shù)53 硬件描述語言（HDL）就是可以描述硬件電路的功能、信號連接關(guān)系及定時（時序）關(guān)系的語言，也是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字系統(tǒng)的。硬件描述語言的發(fā)展至今已有二十多年的歷史，它是EDA技術(shù)的重要組成部分，也是EDA技術(shù)發(fā)展到高級階段的一個重要標(biāo)志。常用的硬件描述語言有ABEL、AHDL、VHDL、Verilog HDL、System-Verilog和System C等等。而VHDL和Verilog HDL是當(dāng)前最流行的并已成為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到了眾多ED

42、A公司的支持。 54VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog 、SystemC等等 HDLVHDL-VHSIC(Very High Speed Integrated Circuit)Hardware Description Language VHDL語言具有很強(qiáng)的語言具有很強(qiáng)的電路描述和建模能力電路描述和建模能力，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模，能從多個層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。 VHDL具有與具體具有與具體硬件電路無關(guān)和與設(shè)計(jì)平臺無關(guān)硬件

43、電路無關(guān)和與設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的的特性，并且具有良好的電路電路行為描述和系統(tǒng)描述的行為描述和系統(tǒng)描述的能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)能力，并在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。大的生命力和應(yīng)用潛力。 55n VHDL VHDL VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 n Verilog HDLVerilog HDL Verilog HDL是在C語言的基礎(chǔ)上發(fā)展而來的硬件描述語言，具有簡潔、高效、易用的特點(diǎn)。不同層次的描述方式比較：設(shè)計(jì)層次設(shè)計(jì)層次行為描述行為描述結(jié)構(gòu)描述結(jié)構(gòu)描述系統(tǒng)級系統(tǒng)算法系統(tǒng)邏輯框圖RTL級數(shù)

44、據(jù)流圖、真值表、狀態(tài)機(jī)寄存器、ALU、ROM等分模塊描述門級布爾方程、真值表邏輯門、觸發(fā)器、鎖存器構(gòu)成的邏輯圖版圖級幾何圖形圖形連接關(guān)系56EDA設(shè)計(jì)的描述層次：行為級描述寄存器傳輸級描述（RTL）門級描述版圖級描述設(shè)計(jì)前端設(shè)計(jì)后端案例案例1：58vLIBRARY IEEE;vUSE IEEE.STD_LOGIC_1164.ALL;vUSE IEEE.STD_LOGIC_UNSIGNED.ALL;vENTITY updncount8 ISv PORT(clk,clr,updn: IN STD_LOGIC;v q: OUT STD_LOGIC_VECTOR( 7 DOWNTO 0 )v ); v

45、END updncount8;vARCHITECTURE rtl OF updncount8 ISv SIGNAL count_8: STD_LOGIC_VECTOR( 7 DOWNTO 0 );v vBEGINv q=count_8; vPROCESS(clk,clr)v BEGINv IF clr=1 THENv count_8=00000000;v ELSIF clkEVENT AND clk=1 v THENv IF updn=1 THENv count_8= count_8+1;vELSEv count_8=count_8-1;v END IF;v END IF;v END PROC

46、ESS;vEND rtl;5960 一、傳統(tǒng)設(shè)計(jì)方法：傳統(tǒng)設(shè)計(jì)方法：自下而上（Bottom - up)的 設(shè)計(jì)方法，是以固定功能元件為基礎(chǔ)，基于電 路板的設(shè)計(jì)方法。固定功能元件電路板設(shè)計(jì)完整系統(tǒng)構(gòu)成系統(tǒng)調(diào)試、測試與性能分析系統(tǒng)功能需求引入：引入： 傳統(tǒng)設(shè)計(jì)方法和傳統(tǒng)設(shè)計(jì)方法和 EDA EDA方法的區(qū)別：方法的區(qū)別：輸入輸出61 1. 設(shè)計(jì)依賴于設(shè)計(jì)師的經(jīng)驗(yàn)。 2. 設(shè)計(jì)依賴于現(xiàn)有的通用元器件。 3. 設(shè)計(jì)后期的仿真不易實(shí)現(xiàn)和調(diào)試復(fù)雜。 4. 自下而上設(shè)計(jì)思想的局限。 5. 設(shè)計(jì)實(shí)現(xiàn)周期長，靈活性差，耗時 耗力，效率低下。 傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：傳統(tǒng)設(shè)計(jì)方法的缺點(diǎn)：62 二、二、 EDAEDA方法

47、：方法：自上而下（自上而下（Top - Down)Top - Down)的設(shè)計(jì)方法。其方的設(shè)計(jì)方法。其方案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、器案驗(yàn)證與設(shè)計(jì)、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由件編程等均由 EDA EDA工具一體化完成。工具一體化完成。設(shè)計(jì)思想不同：設(shè)計(jì)思想不同： 自上而下（自上而下（Top - Down)Top - Down)的設(shè)計(jì)方法。的設(shè)計(jì)方法。 自上而下自上而下是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系是指將數(shù)字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子

48、系統(tǒng)和模快，層層分解，直至整個系統(tǒng)中各解為更小的子系統(tǒng)和?？?，層層分解，直至整個系統(tǒng)中各個子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計(jì)和實(shí)現(xiàn)為止個子系統(tǒng)關(guān)系合理，并便于邏輯電路級的設(shè)計(jì)和實(shí)現(xiàn)為止。 自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系自上而下設(shè)計(jì)中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標(biāo)。統(tǒng)指標(biāo)。63系統(tǒng)規(guī)格設(shè)計(jì)功能級描述功能級仿真邏輯綜合、優(yōu)化、布局布線定時仿真、定時檢查輸出門級網(wǎng)表ASIC芯片投片、PLD器件編程、測試ASIC:Application Specific Integrated Circuits, PLD: Programmable Logic Devices6465三、傳統(tǒng)

49、方法與三、傳統(tǒng)方法與EDAEDA方法比較：方法比較： 傳統(tǒng)方法1.從下至上2.通用的邏輯元、器件3.系統(tǒng)硬件設(shè)計(jì)的后期 進(jìn)行仿真和調(diào)試4.主要設(shè)計(jì)文件是電原 理圖 EDA方法1.自上至下2.可編程邏輯器件3.系統(tǒng)設(shè)計(jì)的早期進(jìn)行仿 真和修改4.多種設(shè)計(jì)文件，發(fā)展趨 勢以 HDL描述文件為主5.降低硬件電路設(shè)計(jì)難度 EDA技術(shù)極大地降低硬件電路設(shè)計(jì)難度，提高設(shè)計(jì)效率，是電子系統(tǒng)設(shè)計(jì)方法的質(zhì)的飛躍。66v描述方法不同描述方法不同：v 傳統(tǒng)設(shè)計(jì)方法采用傳統(tǒng)設(shè)計(jì)方法采用電路圖電路圖為主；為主；v EDAEDA設(shè)計(jì)方法采用設(shè)計(jì)方法采用硬件描述語言硬件描述語言HDLHDL為主；為主；v設(shè)計(jì)手段不同設(shè)計(jì)手段不

50、同：v 傳統(tǒng)設(shè)計(jì)方法以傳統(tǒng)設(shè)計(jì)方法以手工設(shè)計(jì)手工設(shè)計(jì)為主；為主；v EDAEDA設(shè)計(jì)方法為設(shè)計(jì)方法為自動實(shí)現(xiàn)，自動實(shí)現(xiàn)，其方案驗(yàn)證與設(shè)計(jì)系統(tǒng)邏輯綜合、其方案驗(yàn)證與設(shè)計(jì)系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程等均由布局布線、性能仿真、器件編程等均由 EDAEDA工具一體化完成。工具一體化完成。67 以以 ( )為為設(shè)計(jì)載體設(shè)計(jì)載體，以，以( )為系統(tǒng)邏輯描述的為系統(tǒng)邏輯描述的主要表達(dá)方式主要表達(dá)方式，以以( )為為設(shè)計(jì)工具設(shè)計(jì)工具，自動完成用軟件方式描述的電子系統(tǒng)到硬件系，自動完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的統(tǒng)的邏輯編譯邏輯編譯、邏邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、輯化簡、

51、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融多學(xué)科融合的新技術(shù)合的新技術(shù)。A大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?B 硬件描述語言硬件描述語言; C計(jì)算機(jī)、大規(guī)模可編計(jì)算機(jī)、大規(guī)?？删幊唐骷某唐骷拈_發(fā)軟件開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)及實(shí)驗(yàn)開發(fā)系統(tǒng)EDAEDA技術(shù)的狹義定義技術(shù)的狹義定義68l EDAEDA技術(shù)的主要內(nèi)容技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：實(shí)現(xiàn)載體：? ?描述方式：描述

52、方式：? ?設(shè)計(jì)工具：設(shè)計(jì)工具：? ?硬件驗(yàn)證：硬件驗(yàn)證：? ?1 1、設(shè)計(jì)說明書、設(shè)計(jì)說明書2 2、建立、建立VHDLVHDL行為模行為模型型3 3、VHDLVHDL行為仿真行為仿真4 4、VHDL-RTLVHDL-RTL級建模級建模5 5、前端功能仿真、前端功能仿真6 6、邏輯綜合、邏輯綜合9 9、結(jié)構(gòu)綜合、結(jié)構(gòu)綜合7 7、測試向量生成、測試向量生成8 8、功能仿真、功能仿真1010、門級時序仿真、門級時序仿真1111、硬件測試、硬件測試1212、設(shè)計(jì)完成、設(shè)計(jì)完成 提出設(shè)計(jì)說明書，提出設(shè)計(jì)說明書，用自然語言表達(dá)系統(tǒng)的用自然語言表達(dá)系統(tǒng)的功能特點(diǎn)和技術(shù)參數(shù)。功能特點(diǎn)和技術(shù)參數(shù)。 將設(shè)計(jì)說明

53、書轉(zhuǎn)化將設(shè)計(jì)說明書轉(zhuǎn)化為為VHDL行為模型，以行為模型，以便對整個系統(tǒng)進(jìn)行行為便對整個系統(tǒng)進(jìn)行行為仿真和性能評估。仿真和性能評估。 對系統(tǒng)功能行為進(jìn)對系統(tǒng)功能行為進(jìn)行考察，以便于修改完行考察，以便于修改完善。善。將將VHDL行為模型表達(dá)行為模型表達(dá)為可綜合的，為可綜合的，VHDL的的行為代碼。行為代碼。 根據(jù)目標(biāo)硬件環(huán)境根據(jù)目標(biāo)硬件環(huán)境進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布進(jìn)行標(biāo)準(zhǔn)單元調(diào)用、布局、布線和滿足約束條局、布線和滿足約束條件的結(jié)構(gòu)優(yōu)化配置。件的結(jié)構(gòu)優(yōu)化配置。 將將VHDL行為級描行為級描述轉(zhuǎn)化為結(jié)構(gòu)化的門級述轉(zhuǎn)化為結(jié)構(gòu)化的門級電路。電路。 與硬件無關(guān)的功能與硬件無關(guān)的功能仿真。仿真。 生成針對生成針對

54、ASIC設(shè)計(jì)設(shè)計(jì)的測試的文檔。的測試的文檔。 利用獲得的測試向利用獲得的測試向量對量對ASIC的設(shè)計(jì)系統(tǒng)進(jìn)的設(shè)計(jì)系統(tǒng)進(jìn)行功能測試。行功能測試。 根據(jù)結(jié)構(gòu)綜合后生成根據(jù)結(jié)構(gòu)綜合后生成的時序仿真文件，進(jìn)行門的時序仿真文件，進(jìn)行門級的時序仿真。以便在計(jì)級的時序仿真。以便在計(jì)算機(jī)上了解更接近目標(biāo)器算機(jī)上了解更接近目標(biāo)器件的功能時序。件的功能時序。 對最后完成的硬件系對最后完成的硬件系統(tǒng)進(jìn)行檢查。統(tǒng)進(jìn)行檢查。7071CPUCPU指令指令/ /數(shù)據(jù)代碼：數(shù)據(jù)代碼：010010 100010 1100010010 100010 1100軟件程序編譯器軟件程序編譯器 COMPILER COMPILER編譯與綜

55、合編譯與綜合軟件控制硬件:單片機(jī)直接設(shè)計(jì)出硬件72設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則時間時間面積面積VHDL的綜合流程綜合流程FPGAFPGA與與DSPDSP芯片速度對比芯片速度對比8位位FIR濾波器階數(shù)濾波器階數(shù)FPGA處理速度處理速度（MSPS）達(dá)到相當(dāng)速度所需達(dá)到相當(dāng)速度所需DSP指令執(zhí)行速度指令執(zhí)行速度（MIPS）8104832161011616241032472321053360 下表，表明用下表，表明用FPGAFPGA實(shí)現(xiàn)的實(shí)現(xiàn)的8 8階階8 8位位FIRFIR濾波器的處理速度可達(dá)濾波器的處理速度可達(dá)104MSPS104MSPS，而用，而用DSPDSP芯片實(shí)現(xiàn)的濾波器要達(dá)到相當(dāng)速度，則需要指芯片實(shí)現(xiàn)

56、的濾波器要達(dá)到相當(dāng)速度，則需要指令執(zhí)行速度為令執(zhí)行速度為832MIPS832MIPS的的DSPDSP芯片。遺憾的是目前還沒有指令執(zhí)行芯片。遺憾的是目前還沒有指令執(zhí)行速度在速度在100MIPS100MIPS以上的以上的DSPDSP芯片，除非有十多個芯片，除非有十多個DSPDSP芯片一起工作。芯片一起工作。mspsMSPS-Million Samples per Second 轉(zhuǎn)換速率（轉(zhuǎn)換速率（Conversion Rate）是）是指完成一次從模擬轉(zhuǎn)換到數(shù)字的指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換轉(zhuǎn)換所需的時間的倒數(shù)。所需的時間的倒數(shù)。Msps，表示每秒采，表示每秒采樣千樣千/百萬次（百萬次（ki

57、lo / Million Samples per Second）。）。 1msps=1000 ksps相對性能 Field Programmable Gate Array Complex Programmable Logic Device 80EDA工程設(shè)計(jì)流程811.7 1.7 面向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程1. 圖形輸入圖形輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入 原理圖輸入原理圖輸入 2. 硬件描述語言文本輸入硬件描述語言文本輸入 將使用了某種硬件描述語言將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如的電路設(shè)計(jì)文本，如VHDL或或Verilog的源

58、程序，進(jìn)行編輯輸入。的源程序，進(jìn)行編輯輸入。 821.7 1.7 面向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程 將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配而成的過程。的模塊組合裝配而成的過程。 自然語言綜合自然語言綜合 自然語言表述自然語言表述VHDL語言算法表述語言算法表述 行為綜合行為綜合算法表述算法表述寄存器傳輸級表述寄存器傳輸級表述邏輯綜合邏輯綜合RTL級表述級表述邏輯門邏輯門(觸發(fā)器觸發(fā)器)表述表述結(jié)構(gòu)綜合結(jié)構(gòu)綜合 FPGA的配置網(wǎng)表文件的配置網(wǎng)表文件 版圖綜合版圖綜合邏輯門表述邏輯門

59、表述版圖表述版圖表述(ASIC設(shè)計(jì)設(shè)計(jì))831.7 1.7 面向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定格式的文件。適配所選定的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。的目標(biāo)器件必須屬于原綜合器指定的目標(biāo)器件系列。 在編程下載前必須利用在編程下載前必須利用EDA工具對適配生成的結(jié)果進(jìn)行模擬測試工具對適配生成的結(jié)果進(jìn)行模擬測試 仿真仿真 時序仿真時序仿真 功能仿真功能仿真 ASICASIC分類分類EDAEDA技術(shù)技術(shù)標(biāo)準(zhǔn)單元設(shè)計(jì)門陣列設(shè)計(jì)FPGA/CPLD設(shè)計(jì)半定制集成電路設(shè)計(jì)半定制集成電路設(shè)計(jì)全定制集成全定制集成 電路設(shè)計(jì)電路設(shè)計(jì)FULL-CUSTOMFULL-CUSTOM IC ICASICASIC及設(shè)計(jì)流程及設(shè)計(jì)流程ASICASIC分類分類87第3節(jié)課前5分鐘v找同學(xué)回答問題：上一節(jié)課內(nèi)容和自我復(fù)習(xí)和學(xué)習(xí)的找同學(xué)回答問題：上一節(jié)課內(nèi)容和自我復(fù)習(xí)和學(xué)習(xí)的內(nèi)容內(nèi)容v問題問題1 1： EDAEDA技術(shù)的發(fā)展的三個階段技術(shù)的發(fā)展的三個階段? ?v問題問題2 2： VHDLVHDL具有與具體（具有與具體（ ）無關(guān)和與（）