第5章常用組合邏輯部件

1、學(xué)習(xí)要點(diǎn)學(xué)習(xí)要點(diǎn)l掌握組合邏輯電路的分析方法與設(shè)計方法。掌握組合邏輯電路的分析方法與設(shè)計方法。l掌握利用二進(jìn)制譯碼器和數(shù)據(jù)選擇器進(jìn)行掌握利用二進(jìn)制譯碼器和數(shù)據(jù)選擇器進(jìn)行邏輯設(shè)計的方法邏輯設(shè)計的方法。l理解加法器理解加法器、編碼器編碼器、譯碼器等組合邏輯譯碼器等組合邏輯電路的工作原理和邏輯功能電路的工作原理和邏輯功能。l了解加法器了解加法器、編碼器編碼器、譯碼器、數(shù)據(jù)選擇譯碼器、數(shù)據(jù)選擇器等中規(guī)模集成電路的使用方法器等中規(guī)模集成電路的使用方法。l了解組合邏輯電路中的競爭冒險現(xiàn)象及其了解組合邏輯電路中的競爭冒險現(xiàn)象及其消除方法消除方法。第第5章章 常用組合邏輯部件常用組合邏輯部件第第5章章 常用組

2、合邏輯部件常用組合邏輯部件5.1 加法器加法器1、半加器、半加器5.1.1 半加器和全加器半加器和全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進(jìn)位2、全加器、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11

3、1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標(biāo)符號AiBiCi

4、-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用與門和或門實(shí)現(xiàn)用與門和或門實(shí)現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1& 用與或非門實(shí)現(xiàn)用與或非門實(shí)現(xiàn) AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111ii

5、iiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為0的最小項。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器、串行進(jìn)位加法器5.1.2 加法器加法器：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-

6、1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。2、并行進(jìn)位加法器（超前進(jìn)位加法器）、并行進(jìn)位加法器（超前進(jìn)位加法器） iiiBAG iiiBAP進(jìn)位生成項進(jìn)位生成項進(jìn)位傳遞條件進(jìn)位傳遞條件11)(iiiiiiiiiCPGCBABAC進(jìn)位表達(dá)式進(jìn)位表達(dá)式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPC

7、BAS和表達(dá)式和表達(dá)式4位超前進(jìn)位加位超前進(jìn)位加法器遞推公式法器遞推公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2 B1 A1

8、 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連集成二進(jìn)制集成二進(jìn)制4位位超前進(jìn)位加法器超前進(jìn)位加法器5.1.3 加法器的應(yīng)用加法器的應(yīng)用1、8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1

9、A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進(jìn)制并行加法、二進(jìn)制并行加法/減法器減法器C0-10時，時，B 0=B，電路，電路執(zhí)行執(zhí)行A+B運(yùn)算；當(dāng)運(yùn)算；當(dāng)C0-11時，時，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運(yùn)算。運(yùn)算。3、二、二-十進(jìn)制加法器十進(jìn)制加法器C&進(jìn)位輸出被加數(shù)加數(shù)“0”1&8421 BCD 輸出 S3 S2 S1 S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1

10、S0C3 4 位二進(jìn)制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0進(jìn)位輸入13233SSSSCC修正條件修正條件5.2 數(shù)值比較器數(shù)值比較器用來完成兩個二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。5.2.1 1位數(shù)值比較器位數(shù)值比較器設(shè)AB時L11；AB時L21；AB時L31。得1位數(shù)值比較器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2(AB) L3(A=B)111&1111111111&1&邏輯圖邏輯圖5.2.3 比較器的級聯(lián)比較器的級聯(lián) 16 15 14 1 3 12 11

11、 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB、 AB ABAB AB ABAB AB ABAB AB必須預(yù)先預(yù)置為0 ，最低4位的級聯(lián)輸入端AB AB AB AB AB AB AB AB AB AB AB A=B5.3 編碼器編碼器實(shí)現(xiàn)編碼操作的電路稱為編碼器。輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 15.3.1 二進(jìn)制編碼器二進(jìn)制編碼器1、3位二進(jìn)制編

12、碼器位二進(jìn)制編碼器輸輸入入8個互斥的信號個互斥的信號輸輸出出3位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由與非門構(gòu)成111&邏邏輯輯表表達(dá)達(dá)式式邏輯圖邏輯圖2、3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的，即具有單方面排斥的特性。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0

13、 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5

14、I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。3、集成、集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖ST

15、為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148輸 入輸 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01 1 11 1 10 0 00 0 10

16、1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I

17、11 I12 I13 I14 I15&集成集成3 3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS14874LS148的級聯(lián)的級聯(lián)16線線-4線優(yōu)先編碼器線優(yōu)先編碼器優(yōu)先級別從015 II遞降輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 15.3.2 二二-十進(jìn)制編碼器十進(jìn)制編碼器1、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進(jìn)制代

18、碼位二進(jìn)制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0

19、0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表優(yōu)先級別從 I9至 I0遞降邏輯表達(dá)式邏輯表達(dá)式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIII

20、IIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY邏輯圖邏輯圖11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一個輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的 8421 BCD 碼優(yōu)先編碼器。10線-4線優(yōu)先編碼器 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I

21、6 I7 I8 Y2 Y1 GND3、集成、集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效5.4 譯碼器譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。5.4.1 二進(jìn)制譯碼器二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。1、3位二進(jìn)制譯碼器位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10

22、 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表

23、達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器2、集成二進(jìn)制譯碼器、集成二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端

24、（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時，譯碼器處于工作狀態(tài)；當(dāng)G10、時，譯碼器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1

25、11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制碼輸輸出出：低電平有效：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y73、74LS138的級聯(lián)的級聯(lián)4 線-16 線譯碼器二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的

26、4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。5.4.2 二二-十進(jìn)制譯碼器十進(jìn)制譯碼器1、8421 BCD碼譯碼器碼譯碼器把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 0

27、0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAY A0 A1 A2 A3

28、 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖采用完全譯碼方案 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平有效。、集成、集成8421 BCD碼碼譯碼器譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

29、Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖輸出為反變量，即為低電平有效，并且采用完全譯碼方案。abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefgh5.4.3 顯示譯碼器顯示譯碼器1、數(shù)碼顯示器、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極2、顯示譯碼器、顯示

30、譯碼器真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡諾圖的卡諾圖 A3A2A1A000011110001110110111111010b的卡諾圖的卡諾圖 A3A2A1A000011110001110111111111001c的卡諾圖的卡諾圖01012AAAAAb012AAAc A3A2A1A000011110001010101011101011d的卡諾圖的卡諾圖 A3A2A1A000011110001010100011001011e的卡諾圖的卡諾圖012120102AAAAAA

31、AAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡諾圖的卡諾圖 A3A2A1A000011110000110101111101011g的卡諾圖的卡諾圖0212013AAAAAAAf1212013AAAAAAAg邏輯表達(dá)式邏輯表達(dá)式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAAAAa邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111&2、集成顯示譯碼器、集成顯示譯碼器74LS48 16 15 14

32、 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖輸 入輸 出功能或十進(jìn)制數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅燈)LT (試燈)RBI (動態(tài)滅零)0 1 00 0 0 00(輸入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10

33、0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0

34、1 1 1 10 0 0 0 0 0 0功功能能表表由真值表可以看出，為了增強(qiáng)器件的功能，在 74LS48 中還設(shè)置了一些輔助端。這些輔助端的功能如下：（1）試燈輸入端LT：低電平有效。當(dāng)LT0 時，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號無關(guān)。本輸入端用于測試數(shù)碼管的好壞。（2）動態(tài)滅零輸入端RBI：低電平有效。當(dāng)LT1、RBI0、且譯碼輸入全為 0 時，該位輸出不顯示，即 0 字被熄滅；當(dāng)譯碼輸入不全為 0 時，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。（3）滅燈輸入/動態(tài)滅零輸出端RBOBI /：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當(dāng)RB

35、OBI /作為輸入使用，且RBOBI /0 時，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當(dāng)RBOBI /作為輸出使用時，受控于LT和RBI：當(dāng)LT1 且RBI0 時，RBOBI /0；其它情況下RBOBI /1。本端鈕主要用于顯示多位數(shù)字時，多個譯碼器之間的連接。輔助端功能輔助端功能7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii5.4.4 譯碼器的應(yīng)用譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4STA Y5

36、STB Y6STC Y774LS138畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。與非形式。2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼8421碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼余余3碼碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3

37、 Y7Y8Y9 Y10 Y11 Y12 Y13 Y14 Y15十十進(jìn)進(jìn)制制碼碼2421碼碼10 0 0 0 0 0 0 0 1 0 0 1小數(shù)點(diǎn)0 0 1 1 0 1 1 1 0 0 0 0LTRBI RBOA3A2A1A0LTRBI RBOA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBO RBIA3A2A1A0LTRBI RBOA3A2A1A03、數(shù)碼顯示電路的動態(tài)滅零、數(shù)碼顯示電路的動態(tài)滅零整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部分：低位的RBOBI /與高位的RBI相連5.5 數(shù)據(jù)選擇器數(shù)據(jù)選擇器5.5.1 4選選1數(shù)據(jù)選擇器數(shù)

38、據(jù)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y5.5.2 集成數(shù)據(jù)選擇器集成數(shù)據(jù)選擇器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)

39、選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時芯片被選時芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；S=1時芯片被禁止，時芯片被禁止，Y0。集成集成8選選1數(shù)數(shù)據(jù)選擇器據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAA

40、ADAAADY70012701210120iiimDAAADAAADAAADYS0 時S 1時 ， 選 擇 器 被 禁 止 ， 無 論 地 址 碼 是 什 么 ， Y總 是 等 于0輸 入輸 出D A2 A1 A0 SY Y 1D0 0 0 0 0D1 0 0 1 0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0DD1 1DD2 2DD3 3DD4 4DD5 5DD6 6DD7 7D74LS151的的真真值值表表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0

41、 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展A30 時，1S0、2S1，片(2)禁止、片(1)工作A31時，1S1、2S0，片(1)禁止、片(2)工作5.5.3 用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：120niiimDY（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di可以當(dāng)作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E基本步驟確定數(shù)據(jù)選擇器確定數(shù)