第11章IC工藝集成技術(shù)簡(jiǎn)介

1、Process Flow in a Wafer FabTest/SortImplantDiffusionEtchPolishPhotoCompleted waferUnpatterned waferWafer startThin FilmsWafer fabrication (front-end) 第五單元：集成技術(shù)簡(jiǎn)介第五單元：集成技術(shù)簡(jiǎn)介第十一章：基本技術(shù)第十一章：基本技術(shù)(Ch15)11.1. 隔離技術(shù)隔離技術(shù)(Isolation)（介紹多種隔離技術(shù)）11.1.1. PN結(jié)隔離（最早實(shí)現(xiàn)的隔離技術(shù)） (Junction-isolation, p401,)1）原理：利用PN結(jié)反向特性實(shí)現(xiàn)元

2、、器件單元間的電隔離。標(biāo)準(zhǔn)的PN結(jié)隔離工藝包括一次外延、二次擴(kuò)散形成隔離島隔離島。2）基本工藝流程：3）工藝中的幾個(gè)考慮襯底材料和外延層的電阻率(P.402403)（結(jié)深和外延層的推進(jìn)）埋層擴(kuò)散雜質(zhì)源As、Sb隔離擴(kuò)散深度厚的隔離擴(kuò)散氧化外延層的厚度（外延層反擴(kuò)散、埋層反擴(kuò)散和氧化消耗）4）PN結(jié)隔離的優(yōu)缺點(diǎn)方法簡(jiǎn)單、容易實(shí)現(xiàn)；隔離不理想，有漏電流（nA級(jí)、耐壓幾十伏）PN結(jié)電容寄生效應(yīng)，導(dǎo)致各電容之間的耦合，因而不宜做高頻器件。橫向擴(kuò)散、耗盡區(qū)和隔離墻等，使晶體管的面積只占整個(gè)隔離島的3040%，集成度不高?？馆椛淠芰Σ?）改進(jìn)方案：對(duì)通隔離：三次掩蔽隔離：無外延、橫向晶體管集電極擴(kuò)散隔離：

3、其它：保護(hù)環(huán)隔離、基極擴(kuò)散隔離、雙外延隔離、自隔離等。 11.1.2.介質(zhì)隔離(Oxide-isolation)主要的方法是，反向外延二氧化硅介質(zhì)隔離。1）工藝流程(Fig. 15.14)2）優(yōu)缺點(diǎn)：寄生電容小擊穿電壓高、漏電流小容易制造互補(bǔ)電路抗輻射能力強(qiáng)厚度均勻性不易精確控制工藝復(fù)雜，成本高隔離槽占用面積大（橫向腐蝕）（使用不如PN結(jié)隔離廣泛）3）V型槽介質(zhì)隔離利用各向異性腐蝕劑對(duì)硅片進(jìn)行腐蝕；V（100）V（111），（30倍）；對(duì)（100）面腐蝕，形成沿（111）面的V型槽；槽寬為光刻掩膜寬度。11.1.3.PN結(jié)介質(zhì)混合隔離（等平面隔離）利用氮化硅的掩蔽，進(jìn)行局部氧化形成隔離。1）工

4、藝流程2）特點(diǎn)：芯片面積減小寄生電容減小表面平整，利于多層布線工藝較復(fù)雜，長(zhǎng)時(shí)間高溫氧化使n+埋層反擴(kuò)散嚴(yán)重。3）V型槽氧化隔離（缺點(diǎn)？）以上介紹的是雙極型以上介紹的是雙極型IC的隔離，的隔離，MOS型型IC的隔離要簡(jiǎn)單得多，因而集成度高。的隔離要簡(jiǎn)單得多，因而集成度高。11.1.4.局部氧化隔離(LOCOS)（基本標(biāo)準(zhǔn)技術(shù)）(pages 404407)溝道溝道?溝道1)工藝：Si3N4掩蔽下的局部氧化(高壓氫氧合成或水汽氧化)通常SiO2緩沖層厚2060nm， Si3N4膜厚100200nm，B離子場(chǎng)注入摻雜增強(qiáng)隔離效果。2）在進(jìn)一步縮小尺寸后，表現(xiàn)出的缺點(diǎn)：“鳥嘴”過長(zhǎng)；高劑量的場(chǎng)注入在高

5、溫氧化中的橫向擴(kuò)散嚴(yán)重； “鳥嘴”形狀進(jìn)一步改善；非全平面化；3）一些改善措施多晶硅緩沖法（PBL）淺溝槽隔離(Trench-isolation, 15.3)其它。淺(深)溝槽隔離(Trench-isolation, 15.3)其它。Fig. 15.10 and 15.1311.1.5.SOI技術(shù)1)注氧隔離(SIMOX)2）直接鍵合11.2.平坦化工藝與多層內(nèi)連線(15.10)原因：高低起伏的介質(zhì)膜使光刻聚焦產(chǎn)生困難，布線及多層布線的可靠性降低。因而，需要使生長(zhǎng)的介質(zhì)膜平坦化。(Fig. 15.33)在第一層金屬（Al）布線前，可采用前面介紹過的BPSG熱熔流法（900C）。金屬間的介質(zhì)膜生

6、長(zhǎng)一般應(yīng)低于450 C。1）旋涂玻璃法（SOG）2）化學(xué)機(jī)械拋光（CMP）3）鎢塞和高溫合金鋁多層布線的目的：結(jié)構(gòu)緊湊、RC延時(shí)小(15.9 Multilevel Metallization)11.3.阱結(jié)構(gòu)P阱、N阱、孿生阱、倒置阱離子注入+擴(kuò)散再分布推進(jìn)擴(kuò)散自對(duì)準(zhǔn)工藝11.4.自對(duì)準(zhǔn)工藝由于溝道 尺寸的縮小，柵電極，源、漏電極和鈍化層制作的套刻精度很難保證。自對(duì)準(zhǔn)工藝解決了這一問題。自對(duì)準(zhǔn)技術(shù)越來越多地用于ULSI制造。最早和最廣泛使用的是多晶硅柵自對(duì)準(zhǔn)工藝Si 柵柵Al 柵柵 p-Si、 n-Si、 SiO2、 SiO2、 多晶多晶Si、 Al、 BPSGAl柵的困難柵的困難由于溝道由于

7、溝道 尺寸的縮小，柵電極，源、漏電極和鈍化層制作的尺寸的縮小，柵電極，源、漏電極和鈍化層制作的套刻精度很難保證。套刻精度很難保證。 p-Si、 n-Si、 SiO2、 SiO2、 多晶多晶Si、 Al、 BPSGSi柵自對(duì)準(zhǔn)解決方案柵自對(duì)準(zhǔn)解決方案 p-Si、 n-Si、 SiO2、 SiO2、 多晶多晶Si、 Al、 BPSGSi柵的器件功能：浮柵可讀寫習(xí)題習(xí)題：5分分寫（繪）出寫（繪）出Si柵柵MOS和和Al柵柵MOS器件從襯底單晶片到金屬化（布線）的器件從襯底單晶片到金屬化（布線）的工藝流程圖，標(biāo)出工序的名稱（目的）。工藝流程圖，標(biāo)出工序的名稱（目的）。前面已介紹了TiSi2工藝，通常與

8、多晶硅柵自對(duì)準(zhǔn)工藝聯(lián)合使用。這樣可以實(shí)現(xiàn)感應(yīng)柵MOS結(jié)構(gòu)、可讀寫MOS存儲(chǔ)單元等。11.5.淺結(jié)采用淺結(jié)源、漏的主要原因是減小短溝道效應(yīng)和提高隔離效果。工藝：1）離子注入：即使注入能量為10keV結(jié)深仍偏深。而能量低于10keV后，無法得到穩(wěn)定的離子束流。對(duì)策：表面預(yù)非晶化；（目前Sb離子最重要） 分子團(tuán)簇（如：BF2）注入；2）摻雜沉積層擴(kuò)散（摻雜多晶硅、摻雜二氧化硅再分布）11.6. 漏極工程 (p464)由于尺寸的縮小，漏極附近的電場(chǎng)增大，可能導(dǎo)致對(duì)柵的電注入。改善方法：輕摻雜漏極（LDD） 輕摻雜區(qū)的雜質(zhì)濃度低于阱區(qū)原理：與Power MOS中的LDMOSFET相似Fig. 16.19

9、11.7. 局部互連特點(diǎn)：如：利用TiSi2自對(duì)準(zhǔn)硅化形成的可導(dǎo)電的TiN膜。工藝綜合利用的優(yōu)點(diǎn)。11.8. 金屬化 例：csmc 6寸標(biāo)準(zhǔn)寸標(biāo)準(zhǔn)0.6um單多晶單單多晶單 金屬后段工藝介紹及優(yōu)化金屬后段工藝介紹及優(yōu)化0142021006 肖玉潔肖玉潔 2005.5.22v后段工藝流程簡(jiǎn)介GOv后段工藝問題描述GOv設(shè)計(jì)規(guī)則要求與實(shí)際工藝能力GOv方法論證GOv實(shí)驗(yàn)步驟GOv結(jié)論GOv致謝GO工藝流程介紹BACK后段工藝是從做好有源區(qū)后淀積介質(zhì)開始的。介質(zhì)淀積的是兩層，一層BPTEOS，一層TEOS。BPTEOS能提高流動(dòng)性，吸氣，阻擋濕氣。在下面淀積TEOS的目的是防止B、P進(jìn)入襯底。然后介

10、質(zhì)回流。接下來進(jìn)行孔腐蝕，先各向同性腐蝕出碗口，再各向異性腐蝕出直孔。然后淀積金屬層，先淀積Ti減小接觸電阻，再淀積AlSiCu防止Al、Si互溶和改善電遷移現(xiàn)象。然后再淀積-Si 作抗反射層。最后淀積鈍化層。后段工藝問題描述 由上面的圖我們可以知道導(dǎo)致低良率問題出現(xiàn)的原因是鋁包不住孔 的問題 6S06SPSM工藝中的一個(gè)產(chǎn)品在一段時(shí)間內(nèi)的良率變化BACK設(shè)計(jì)規(guī)則要求與實(shí)際工藝能力設(shè)計(jì)規(guī)則要求： Al的最小條寬是0.9um 孔的最小尺寸是0.6um根據(jù)科學(xué)計(jì)算要求overlap為0.3um實(shí)際工藝能力： Al的最小條寬是0.8um 孔的最小尺寸是0.74um根據(jù)科學(xué)計(jì)算實(shí)際overlap為0.

11、372um由于overlap的差異必然使6S06SPSM工藝出現(xiàn)問題BACK方法論證方法論證 增大鋁條寬 在更改菜單以后，良率回升了一段時(shí)間。但是在一兩個(gè)月以后，良率再次變得很低 ，通過分析發(fā)現(xiàn)此次的低良率是由于去ARC時(shí)腐蝕到襯底的undercut現(xiàn)象引起的，這個(gè)是增大鋁條寬不能解決的。 減小孔的尺寸GO 冷鋁換成熱鋁 GO孔的制作工藝如下：ADI是光刻條寬，AEI是腐蝕條寬。因?yàn)槲覀兊目鬃龅弥皇怯悬c(diǎn)過暴光，所以減小ADI的可能性不大。減小AEI就得增大光刻膠的選擇比。因此，要減小孔的尺寸就是要找到選擇比更大的膠。減小孔的尺寸減小孔的尺寸BACK冷鋁換成熱鋁 因?yàn)槔滗X用的抗反射層是-Si ，

12、在鋁腐蝕之后，要進(jìn)行一次對(duì)ARC的腐蝕，這步可能導(dǎo)致undercut現(xiàn)象。而熱鋁的ARC使用的是TiN ，在鋁腐蝕以后不用專門去掉它，因此不存在undercut現(xiàn)象。 此外，熱鋁的臺(tái)階覆蓋率比冷鋁更好，相同的情況下，熱鋁更不容易出現(xiàn)鋁包不住孔現(xiàn)象。BACK實(shí)驗(yàn)步驟實(shí)驗(yàn)步驟 減小孔的尺寸實(shí)驗(yàn)GO 冷鋁換成熱鋁實(shí)驗(yàn)GO減小孔的尺寸實(shí)驗(yàn)0.5500.6000.6500.7000.7500.80012345678ADIAEI我們選用不同光刻膠，在不同的前烘溫度下，不同的腐蝕菜單做了孔腐蝕實(shí)驗(yàn)。由圖可見，最小的AEI大概為0.72um左右，而我們現(xiàn)階段已經(jīng)達(dá)到這個(gè)水平，所以目前增大選擇比來做小AEI進(jìn)展不大。 BACK冷鋁換成熱鋁實(shí)驗(yàn)圖中C表示冷鋁，H表示熱鋁，由圖可見熱鋁良率很好，雖說分片批次中冷鋁的良率也很高，但這是由于我們對(duì)冷鋁采取臨時(shí)流片控制：鋁套刻控制在0.12（正常0.15），收緊套刻規(guī)范會(huì)導(dǎo)致光刻返工率增加，影響產(chǎn)能，增加成本及客戶交期；去ARC時(shí)間控制在12秒，這樣ARC殘留風(fēng)險(xiǎn)增加。這些都是量產(chǎn)所不能容忍的 。BACK結(jié)論 1. 量產(chǎn)之后，逐漸暴露出鋁包孔問題，最初的分析是AL換膠增大條寬。在改完膠之后，良鋁曾穩(wěn)定了一段時(shí)間。但在設(shè)備、工藝發(fā)生波動(dòng)的情況下，問題將會(huì)再