第7章(2)寄存器與移位

1、7.2 寄存器寄存器 在數(shù)字系統(tǒng)中經(jīng)常使用寄存器存放二進制代碼，如地址在數(shù)字系統(tǒng)中經(jīng)常使用寄存器存放二進制代碼，如地址寄存器、指令寄存器、數(shù)據(jù)寄存器、控制寄存器、狀態(tài)寄存寄存器、指令寄存器、數(shù)據(jù)寄存器、控制寄存器、狀態(tài)寄存器、器、，寄存器是由一組觸發(fā)器構成的，信息是在統(tǒng)一的，寄存器是由一組觸發(fā)器構成的，信息是在統(tǒng)一的時鐘脈沖作用下存入寄存器。時鐘脈沖作用下存入寄存器。1）簡單寄存器）簡單寄存器CP3D3Q3QCP2D2Q2QCP1D1Q1QCP0D0Q0QCPABCDAQBQCQDQ通用四位并行寄存器通用四位并行寄存器74LS175 CLK CLR 1D 2D 3D 4D1Q1Q2Q2Q3Q3

2、Q4Q4Q74LS175邏輯符號邏輯符號互補輸出端互補輸出端數(shù)據(jù)輸入端，數(shù)據(jù)輸入端，在在CP上升沿寫上升沿寫入寄存器。入寄存器。CP/CLR異步清零異步清零/ RESET有效時，通過異步清零端將寄存器置為：有效時，通過異步清零端將寄存器置為：0000在在CP上升沿，數(shù)據(jù)輸入端（上升沿，數(shù)據(jù)輸入端（ABCD）的信息寫入寄存器）的信息寫入寄存器CP3D3Q3QCP2D2Q2QCP1D1Q1QCP0D0Q0QCPABCDAQBQCQDQ&MRRRRESET/R只有在控制信號只有在控制信號M=1時，才送到輸出端（時，才送到輸出端（QAQBQCQD）八位三態(tài)輸出并行寄存器八位三態(tài)輸出并行寄存器7

3、4LS374邏輯符號邏輯符號 CLK OE 1D 2D 3D 4D 5D 6D 7D 8D1Q2Q3Q4Q5Q6Q7Q8Q74LS374CP/OE在在CP上升上升沿，沿，8位數(shù)位數(shù)據(jù)寫入寄據(jù)寫入寄存器。存器。/OE=0，寄存，寄存器數(shù)據(jù)輸出；器數(shù)據(jù)輸出；/OE=1，高阻，高阻狀態(tài)。這種寄狀態(tài)。這種寄存器適于掛接存器適于掛接到公共總線上。到公共總線上。輸出選通輸出選通使能輸入使能輸入8位并行寄存器位并行寄存器74LS377邏輯符號邏輯符號 CLK EN 1D 2D 3D 4D 5D 6D 7D 8D1Q2Q3Q4Q5Q6Q7Q8Q74LS377CP/G/G=0時，在時，在CP上上升沿，升沿，8位

4、數(shù)據(jù)才位數(shù)據(jù)才寫入寄存器。寫入寄存器。11&1DCLKQ11D/GCP1位等效邏輯圖位等效邏輯圖/G=1時，保持時，保持二選一二選一寄存器的寄存器的Verilog HDL描述描述module myreg_8 ( data, clk, reset, oe, q ) ; input clk, reset, oe ; input 7:0 data ; output 7:0 q ; reg 7:0 temp ; / 目的目的? assign q = ( oe=1 ) ? temp : 8h00; / 功能功能? always ( posedge clk or negedge reset ) b

5、egin if (!reset) temp = 8h00; / 同步清零同步清零? else temp = data; endendmodule如何添加輸入使能？如何添加輸入使能？ 移位寄存器是一種既能存儲數(shù)據(jù)，又能對所存數(shù)據(jù)在移位寄存器是一種既能存儲數(shù)據(jù)，又能對所存數(shù)據(jù)在時鐘節(jié)拍作用下按位向高位（或低位）順移的寄存器。時鐘節(jié)拍作用下按位向高位（或低位）順移的寄存器。按邏輯功能劃分：串行輸入按邏輯功能劃分：串行輸入串行輸出；串行輸出； 串行輸入串行輸入并行輸出；并行輸出； 并行輸入并行輸入串行輸出；串行輸出； 并行輸入并行輸入并行輸出。并行輸出。按移位方式劃分：按移位方式劃分： 單向移位、雙向

6、移位、單向移位、雙向移位、 循環(huán)移位、扭環(huán)移位循環(huán)移位、扭環(huán)移位 利用移位操作，可實現(xiàn)簡單的乘除法。例如：將原寄存利用移位操作，可實現(xiàn)簡單的乘除法。例如：將原寄存器中的數(shù)據(jù)向高位移一位，相當于乘以器中的數(shù)據(jù)向高位移一位，相當于乘以 2；向低位移一位，；向低位移一位，相當于除以相當于除以 2。 在數(shù)字通信系統(tǒng)中，移位寄存器廣泛用于并行數(shù)據(jù)和在數(shù)字通信系統(tǒng)中，移位寄存器廣泛用于并行數(shù)據(jù)和串行數(shù)據(jù)之間的轉換。串行數(shù)據(jù)之間的轉換。7.3 移位寄存器移位寄存器1）串入）串入串出結構移位寄存器串出結構移位寄存器CP3D3QCP2D2QCP1D1QCP0D0QCPSERINSEROUT若視該電路為右移，則左

7、移？若視該電路為右移，則左移？串入串入串出的串出的Verilog HDL模型模型module shifter_R ( SERIN, CP, SEROUT ) ; input SERIN, CP ; output SEROUT ; reg 3:0 Q ; always ( posedge CP ) begin Q3= SERIN; Q2=Q3; Q1=Q2; Q0=Q1; end assign SEROUT= Q0; / ？endmodule可否？可否？Q3 = SERIN;Q2 =Q3;Q1 =Q2;Q0 =Q1;體會阻塞與非阻塞區(qū)別體會阻塞與非阻塞區(qū)別結論：時序描述，用非阻塞。結論：時序描述

8、，用非阻塞。2）串入）串入并出結構移位寄存器并出結構移位寄存器CP3D3QCP2D2QCP1D1QCP0D0QCPSERIN&RDQAQBQCQD串入串入并出的并出的Verilog HDL模型模型module shifter_R ( SERIN, CP, RD, OUT ) ; input SERIN, CP, RD ; output 3:0 OUT ; reg 3:0 Q ; always ( posedge CP ) begin Q3= SERIN; Q2=Q3; Q1=Q2; Q0=Q1; end assign OUT= (RD=1) ? Q : 0 ; / ？endmodule

9、3）并入）并入串出結構移位寄存器串出結構移位寄存器CP3D3QCP2D2QCP1D1QCP0D0QCPSINSEROUT 1& 1& 1& 1&1LD/SHIFTABCDmodule shifter_R ( SIN, CP, LD, Data, SEROUT ) ; input SIN, CP , LD; input 3:0 Data ; output SEROUT ; reg 3:0 Q ; always ( posedge CP ) if (LD=1) Q=Data ; / 并入并入 else begin Q3= SIN ; Q2=Q3 ; Q1=Q2 ;

10、Q0CLK CLR S1 S0 RIN A B C D LIN74LS194QAQBQCQD異步清零異步清零 /CLR工作方式控制端工作方式控制端右移串行輸入端右移串行輸入端左移串行輸入端左移串行輸入端并行輸入端并行輸入端左移串行輸出端左移串行輸出端右移串行輸出端右移串行輸出端并行輸出端并行輸出端74LS194功能表功能表/CLRS1 S0CPQA QB QC QD功能功能01111 0 00 11 01 10 0 0 0QA QB QC QDRIN QA QB QCQB QC QD LINA B C D清零清零保持保持右移右移左移左移并行置數(shù)并行置數(shù)74LS194的的Verilog HDL模

11、型模型module my_194 (clr, clk, data, Rin, Lin, sel, Qout) ; input clr, clk, Rin, Lin; input 1:0 sel; input 3:0 data; output 3:0 Qout; reg 3:0 Qout; always (posedge clk or negedge clr) if ( !clr ) Qout = 4b0000; else case ( sel ) 2b00 : Qout=Qout; 2b01 : begin Qout1;Qout3=Rin;end 2b10 : begin Qout=Qout1

12、;Qout0=Lin;end 2b11 : QoutCLK1DCLK1DCLKCP反反 饋饋 邏邏 輯輯 電電 路路Dn-1= F (Qn-1 ,Qn-2 , ,Q0)（右移）移位寄存器型計數(shù)器電路結構示意圖（右移）移位寄存器型計數(shù)器電路結構示意圖QQQ通過狀態(tài)變化對通過狀態(tài)變化對CP計數(shù)，一般采用循環(huán)移位方式。計數(shù)，一般采用循環(huán)移位方式。7.4.1 環(huán)形計數(shù)器環(huán)形計數(shù)器反饋電路為：反饋電路為：Dn-1 = Q0 構成自循環(huán)的移位寄存器構成自循環(huán)的移位寄存器 。現(xiàn)以現(xiàn)以n=4為例。為例。 DCPQ3DCPQ2DCPQ1CPDCPQ0不能自啟動，有無效循環(huán)和陷阱。不能自啟動，有無效循環(huán)和陷阱。

13、01000001 001001011010 01101001 0011 11101011 011100001111分析，畫出狀態(tài)圖分析，畫出狀態(tài)圖為了便于修改設計，先作出基本反饋下的狀態(tài)矩陣：為了便于修改設計，先作出基本反饋下的狀態(tài)矩陣：010111011100010001111111111001100011101110100010000110011000000023QQ01QQ1011010010110100)()()()(1t01t11t21t3QQQQ 01010101010001000111011101100110001100110010001000010001000000001011

14、01000001111001QQ23QQ100010001233QQQD 10011101011011000000000110000100001010101011010111101111011100111233QQQD DCPQ3DCPQ2DCPQ1CPDCPQ0&1Q3Q2Q1Q0下面我們畫出該電路輸出端的時序波形，分析其特點。下面我們畫出該電路輸出端的時序波形，分析其特點。波形波形CP1000111000000001000001003Q2Q1Q0Q每一時刻只有一個觸發(fā)器狀態(tài)為每一時刻只有一個觸發(fā)器狀態(tài)為1。（四位循環(huán)一個。（四位循環(huán)一個1）每個觸發(fā)器的輸出均為與每個觸發(fā)器的輸出均為

15、與CP等寬的脈沖?？芍苯佑米鞯葘挼拿}沖?？芍苯佑米?節(jié)拍發(fā)生器。節(jié)拍發(fā)生器。只使用了只使用了n個觸發(fā)器的個觸發(fā)器的n種狀態(tài)，有種狀態(tài)，有2n n個無效狀態(tài)。個無效狀態(tài)。0001100001000010例例1：采用：采用74LS194實現(xiàn)循環(huán)一個實現(xiàn)循環(huán)一個“1”的環(huán)形計數(shù)器。的環(huán)形計數(shù)器。解：根據(jù)功能表，設置成右移工作方式，將反饋邏輯引到解：根據(jù)功能表，設置成右移工作方式，將反饋邏輯引到 RIN輸入端。當啟動清零后，循環(huán)一個輸入端。當啟動清零后，循環(huán)一個“1”。CBACBAIN1233QQQQQQRQQQD 有有：參參照照ININLDCBARDCBAQQQQ10SSCLKCLRA194LS74

16、1 )(/啟啟動動清清零零CLR10CPQAQBQCQD0 0 0 01 0 0 00 1 0 00 0 1 00 0 0 1ININLDCBARDCBAQQQQ01SSCLKCLRA194LS741)(/啟啟動動清清零零CLRCP101例例2：分析圖示電路的邏輯功能。：分析圖示電路的邏輯功能。解：從啟動清零開始，根據(jù)反饋解：從啟動清零開始，根據(jù)反饋條條 件和件和74LS194功能表，畫出狀功能表，畫出狀 態(tài)轉移圖，進行分析。態(tài)轉移圖，進行分析。QAQBQCQD S1 S00 0 0 00 1 1 11 0 1 11 1 0 11 1 1 01 10 10 10 11 1置數(shù)置數(shù)置數(shù)置數(shù)右移右

17、移右移右移右移右移/CLR清零清零CPCPCPCPCP 功能：功能：四位右循環(huán)一個四位右循環(huán)一個“0”；循環(huán)一個循環(huán)一個“0”環(huán)形計數(shù)器；環(huán)形計數(shù)器；模模4環(huán)形計數(shù)器。環(huán)形計數(shù)器。問題：若某時刻問題：若某時刻進入進入1111？例例3：四位右循環(huán)一個：四位右循環(huán)一個“0”的的Verilog HDL描述。描述。module R_shift_0 (clr, clk, Q); input clr, clk; output 3:0 Q; reg 3:0 Q; always (posedge clk or negedge clr) if (!clr) Q=4b0111; else case (Q) 4b0

18、111 : Q=4b1011; 4b1011 : Q=4b1101; 4b1101 : Q=4b1110; 4b1110 : Q=4b0111; default : Q=4b0111; endcaseendmodule思考：下列命題的思考：下列命題的Verilog HDL描述描述1）8位右循環(huán)一個位右循環(huán)一個“0”2）8位右循環(huán)一個位右循環(huán)一個“1”3）8位左循環(huán)一個位左循環(huán)一個“0”4）8位左循環(huán)一個位左循環(huán)一個“1”7.4.2 扭環(huán)形計數(shù)器（扭環(huán)形計數(shù)器（Johnson計數(shù)器）計數(shù)器）反饋電路為：反饋電路為：Dn-1 = Q0 構成自循環(huán)的移位寄存器構成自循環(huán)的移位寄存器 ?，F(xiàn)以現(xiàn)以n=4

19、為例。為例。 DCPQ3DCPQ2DCPQ1CPDCPQ00000 1000 1100 11100001 0011 0111 11110100 1010 1101 01101001 0010 0101 101111001111011111100011000100001000101101000001111001QQ23QQ)()()()(1t01t11t21t3QQQQ 11010101010001101011001010101001100110111101001001100100101001011021323103QDQDQDQQQD 00010011110011110111111000110

20、00100001000101101000001111001QQ23QQ)()()()(1t01t11t21t3QQQQ 11010101010001101011001010101001111011001021323103QDQDQDQQQD DCPQ3DCPQ2DCPQ1CPDCPQ0&CP3Q2Q1Q0Q0000 0000000000000100001111111111111110001特點：特點：1.相鄰兩組狀態(tài)只有一位變化，符合可靠性編碼原則。相鄰兩組狀態(tài)只有一位變化，符合可靠性編碼原則。 2.常用于步進電機控制，也稱步進碼計數(shù)器。常用于步進電機控制，也稱步進碼計數(shù)器。 3.便于

21、構成無競爭現(xiàn)象問題的順序脈沖發(fā)生器。便于構成無競爭現(xiàn)象問題的順序脈沖發(fā)生器。 4.只使用只使用n個觸發(fā)器的個觸發(fā)器的2n種狀態(tài)，有種狀態(tài)，有2n-2n個無效狀態(tài)。個無效狀態(tài)。例例1：分析采用：分析采用74LS194構成扭環(huán)形計數(shù)器。構成扭環(huán)形計數(shù)器。解：解：74LS194置成右移工作方式，置成右移工作方式，QD反相接入反相接入RIN，當啟動清零，當啟動清零 后，即進入有效循環(huán)。后，即進入有效循環(huán)。ININLDCBARDCBAQQQQ01SSCLKCLRA194LS74110CPCLR/啟動清零啟動清零0000 1000 1100 11100001 0011 0111 1111問題：問題：電路進

22、入電路進入0100，會如何，會如何?解決：應滿足解決：應滿足310QQQRin 觀察：觀察：1.上述電路也稱模上述電路也稱模8步進碼計數(shù)器。步進碼計數(shù)器。 2.若若QC反相接入反相接入RIN，可獲得模，可獲得模6步進碼計數(shù)器。步進碼計數(shù)器。 3.若若QB反相接入反相接入RIN，可獲得模，可獲得模4步進碼計數(shù)器。步進碼計數(shù)器。ININLDCBARDCBAQQQQ01SSCLKCLRA194LS74110CPCLR/啟動清零啟動清零例例2：4位位左移左移扭環(huán)形計數(shù)器的扭環(huán)形計數(shù)器的Verilog HDL描述描述關鍵是獲得正確的狀態(tài)圖！關鍵是獲得正確的狀態(tài)圖！00000001001101111111

23、111011001000其余其余狀態(tài)狀態(tài)module R_shift_0 (clr, clk, Q); input clr, clk; output 3:0 Q; reg 3:0 Q; always (posedge clk or negedge clr) if (!clr) Q=4b0000; else case (Q) 4b0000 : Q=4b0001; 4b0001 : Q=4b0011; 4b1000 : Q=4b0000; default : Q=4b0000; endcaseendmodule4位左移扭環(huán)形計數(shù)器的位左移扭環(huán)形計數(shù)器的Verilog HDL描述描述同學補同學補充完整充完整例例3：分析圖示電路的邏輯功能：分析圖示電路的邏輯功能ININLDCBARDCBAQQQQ01SSCLKCLRA194LS74&10CPCLR/啟動清零啟動清零CBAQQQ0 0 01 0 01 1 01 1 10 1 10 0 1/CLR清零清零功能：模功能：模5步進碼計數(shù)器？步進碼計數(shù)器？ 模模5扭環(huán)形計數(shù)器扭環(huán)形計數(shù)器思考：若將與非門輸入端改接到思考：若將與非門輸入端改接到QCQD，電路的邏輯功能是什么？，電路的邏輯功能是什么？請同學自行分析。請同學自行分析。010、101？7