第十章 集成電路設(shè)計技術(shù)與工具

1、第十章 集成電路系統(tǒng)設(shè)計簡介內(nèi)容提要 10.1 引言 10.2 數(shù)字系統(tǒng)硬件描述語言 10.3 數(shù)字系統(tǒng)的CPLD/FPGA硬件驗證 10.4 VLSI數(shù)字系統(tǒng)邏輯綜合與物理實現(xiàn) 10.5 混合信號系統(tǒng)硬件描述語言 10.6 本章小結(jié)10.1 引言 數(shù)字系統(tǒng)實現(xiàn)模擬信號處理結(jié)構(gòu)示意圖 若該系統(tǒng)采用單片集成電路的方法實現(xiàn)，稱之為系統(tǒng)芯片（SOC：System On Chip），上述SOC也可通過單封裝系統(tǒng)的方法來實現(xiàn)，部分模塊直接使用市場上成熟可靠的裸片，有特定應(yīng)用要求的部分設(shè)計專用集成電路來實現(xiàn)，最后使用封裝的方法將各種裸片封裝到同一個封裝體內(nèi)，實現(xiàn)SIP10.2 數(shù)字系統(tǒng)硬件描述語言 數(shù)字系

2、統(tǒng)設(shè)計電路圖硬件描述語言（HDL: Hardware Description Language) （1）Verilog HDL （2）VHDL語言10.2.1 基于Verilog HDL語言的 數(shù)字系統(tǒng)設(shè)計流程 數(shù)字系統(tǒng)在設(shè)計一開始要仔細(xì)分析總體設(shè)計任務(wù)，所以是自頂向下的設(shè)計流程。不同的設(shè)計公司其設(shè)計流程不盡相同，同一公司的設(shè)計流程根據(jù)不同的應(yīng)用要求和實現(xiàn)工藝也會作相應(yīng)的調(diào)整，但一些基本的步驟都是必須的。 下圖為基于HDL語言的數(shù)字集成電路設(shè)計參考流程 基于HDL語言的數(shù)字集成電路設(shè)計參考流程 10.2.2 Verilog概述l Verilog易學(xué)易用，功能強(qiáng)大，使用 廣泛l 可以在不同層次描

3、述數(shù)字系統(tǒng)開關(guān)級描述寄存器傳輸級描述門級描述l 基本設(shè)計單元是“模塊”（block）包括：接口描述邏輯功能描述10.2.1 Verilog語言要素 Verilog語言要素包括8個方面的內(nèi)容 1）標(biāo)識符（identifier）用來表示各種變量、參數(shù)或構(gòu)件的名稱，可以是任意一組字母、數(shù)字、$符號和_（下劃線）符號的組合，但第一個字符必須是字母或下劃線，區(qū)分大小寫 轉(zhuǎn)義標(biāo)識符不要與關(guān)鍵字沖突基本語言要素 2）注釋 / 單行注釋/* */ 多行注釋 3）源程序書寫格式自由 區(qū)分大小寫常用任務(wù)和函數(shù) 4）顯示任務(wù)（以$開頭）$display，$write，$strobe，$monitor，$monito

4、ron，$monitoroff 模擬控制任務(wù)$finish， $stop 模擬時間函數(shù) $time，$stime，$realtime 常用任務(wù)和函數(shù) 概率分布函數(shù) $ramdom(seed) 其它 $setup, $hold, $setuphold, $width, $period, $skew, $recovery, $nochange, $rtoi, $itor, $realtobits, $bitstoreal, $printtimescale, $timeformat等 5）編譯指令）編譯指令 （以反引號開頭的標(biāo)識符是編譯器指令） define 用于文本替換, undef 用于取消de

5、fine定義的宏 ifdef , else, endif 用于條件編譯 default_nettype 為沒有被說明的連線定義線網(wǎng)類型 include 用于包含其他文件，文件名前可以包含路徑 resetall將所有的編譯指令重新設(shè)置為缺省值 timescale用于定義時間單位和精度 6）值集合 Verilog HDL有以下四種基本的值 0：邏輯0或“假” 1：邏輯1或“真” x：未知 z：高阻常量 整型十進(jìn)制數(shù)格式 ，如100基數(shù)表示法 ，如4b1101 實數(shù)型十進(jìn)制計數(shù)法 科學(xué)計數(shù)法 字符串型 雙引號內(nèi)的字符序列，不能分成多行書寫 參數(shù)用于定義時延和變量的寬度 7）數(shù)據(jù)類型）數(shù)據(jù)類型 線網(wǎng)類

6、型表示結(jié)構(gòu)化元件間的物理連線，其值由驅(qū)動元件的值決定有wire，tri，wor，trior，wand，triand，trireg，tri1，tri0 ，supply0 ，supply1等線網(wǎng)子類型 寄存器類型表示一個抽象的數(shù)據(jù)存儲單元 只能在always語句和initial語句中被賦值，并且其值從一個賦值到另一個賦值被保存下來有reg，integer，time，real，realtime 等五種不同的寄存器類型10.2.2.2運算符運算符 （1）算術(shù)運算符（，/ ，%）（2）位運算符(，&，|，) （3）邏輯運算符（&，|，!，） （4）關(guān)系運算符（，=，= ）（5）相等關(guān)系運

7、算符（=，!=，=，!=）運算符運算符（6）移位運算符() （7）連接和復(fù)制運算（ ）（8）歸約運算符（&，|，&，|，）（9）條件運算符（？：）10.2.2.3門級結(jié)構(gòu)描述門級結(jié)構(gòu)描述 1）Verilog HDL內(nèi)置基本門（1）多輸入門and, nand, or, nor, xor, xnor（2）多輸出門buf, not（3）三態(tài)門bufif0, bufif1, notif0, notif1（4）上拉、下拉電阻pullup, pulldown（5）MOS開關(guān)cmos, nmos, pmos, rcmos, rnmos, rpmos（6）雙向開關(guān)tran, tranif0,

8、tranif1, rtran, rtranif0, rtranif12）用戶定義的原語）用戶定義的原語 （User Defined Premitives，UDP） 用以定義用戶自己設(shè)計的基本邏輯元件的功能 UDP用查表法來確定其輸出，仿真處理速度較快 調(diào)用UDP的實例語句與基本門的實例語句語法完全一致 10.2.2.4連續(xù)賦值語句連續(xù)賦值語句 用于數(shù)據(jù)流行為建模，適用于組合邏輯電路，主要用于對線網(wǎng)wire類型變量的賦值 語法格式為assign 驅(qū)動強(qiáng)度 #時延值 線網(wǎng)標(biāo)識符表達(dá)式 連續(xù)賦值語句之間是并發(fā)的，與書寫的先后順序無關(guān) 10.2.2.5行為建模語句行為建模語句 1）過程結(jié)構(gòu) initi

9、al語句 always語句 一個模塊中可以包含任意多個initial或always語句 所有的initial和always語句在0時刻開始并行執(zhí)行2）時序控制）時序控制 時延控制定義為執(zhí)行過程中首次遇到該語句的執(zhí)行時間間隔表示在語句執(zhí)行前的“等待時延” 使用格式有兩種：1. 時延值2.（最小時延：典型時延：最大時延）例：3 c a；事件控制 邊沿觸發(fā)事件控制主要有正邊沿（posedge）和負(fù)邊沿（negedge）兩種例：always (posedge clk) count=count+1; 電平敏感事件控制 進(jìn)程語句或進(jìn)程中的過程語句一直延遲到列出的控制信號有變化才執(zhí)行例：always (a

10、or b) c=ab;3）語句塊）語句塊 順序語句塊格式：begin 標(biāo)識符 語句1; ;語句n; end 其中標(biāo)識符是可選項語句塊中的語句按給定次序順序執(zhí)行 并行語句塊 格式：fork 標(biāo)識符語句1; ;語句n; join 其中標(biāo)識符是可選項語句塊中的語句并行執(zhí)行4）過程性賦值）過程性賦值 它是在initial語句或always語句內(nèi)的賦值，只能對寄存器數(shù)據(jù)類型的變量賦值 阻塞性賦值 （）阻塞性賦值是指立即賦值 非阻塞性賦值 （）非阻塞性賦值是在語句塊結(jié)束后，塊內(nèi)的非阻塞性賦值語句同時進(jìn)行賦值 5）if條件語句條件語句 3種格式 if （表達(dá)式） 語句；if （表達(dá)式） 語句1;else 語

11、句2;if （表達(dá)式1） 語句1;else if （表達(dá)式2） 語句2;else if （表達(dá)式n） 語句n；else 語句n1; Case條件語句語法格式：case（控制表達(dá)式）分支表達(dá)式1: 語句1;分支表達(dá)式2: 語句2;分支表達(dá)式n：語句n；default：語句n1；Endcasecase可以換為casex或casez case、casez和casex的差別 case01xz0100010100 x0010z0001case、casez和casex的差別casez01xz0100110101x0011z1111case、casez和casex的差別Casex01xz0101110111

12、x1111z11116）循環(huán)語句）循環(huán)語句 Forever循環(huán)語句語法格式： forever 語句 功能：將語句永遠(yuǎn)執(zhí)行下去，主要用于產(chǎn)生時鐘變量等 Repeat循環(huán)語句語法格式：repeat（循環(huán)次數(shù)表達(dá)式） 語句功能：執(zhí)行指定循環(huán)次數(shù)循環(huán)語句循環(huán)語句While循環(huán)語句語法格式：while (條件表達(dá)式) 語句功能：執(zhí)行過程賦值語句直到指定的條件為假 For循環(huán)語句語法格式： for （循環(huán)下標(biāo)初值；循環(huán)條件；循環(huán)下標(biāo)增量） 過程語句 功能：按照指定的次數(shù)重復(fù)執(zhí)行過程賦值語句若干次 各種PLD及其隸屬關(guān)系10.3 數(shù)字系統(tǒng)的CPLD/FPGA硬件驗證四種簡單PLD的區(qū)別 類型陣列輸出方式與或

13、PROM固定可編程三態(tài)(TS)，漏極開路(OC)PLA可編程可編程TS，OCPAL可編程固定TS，I/O，寄存器反饋GAL可編程固定用戶定義10.3.2 基于FPGA的數(shù)字系統(tǒng)硬件驗證 設(shè)計輸入 設(shè)計輸入方式有：電路圖輸入、狀態(tài)圖輸入、波形圖輸入、文本輸入 約束輸入 包括速度、面積、管腳等的約束 邏輯綜合和器件實現(xiàn) 版圖后仿真 對實現(xiàn)的期間進(jìn)行功能與時序驗證 應(yīng)用系統(tǒng)驗證 約束設(shè)置平面布局圖10.4 VLSI數(shù)字系統(tǒng)邏輯綜合語物理實現(xiàn)10.4.1邏輯綜合基本概念以DC為例基本步驟 1）使用HDL語言（Verilog或VHDL）描述設(shè)計對象，并輸入給DC。 2）DC首先將設(shè)計的HDL描述轉(zhuǎn)換成與

14、工藝無關(guān)的電路形式，使用GTECH（Generic TECHnology）庫和DesignWare庫。 3）對上一步驟的轉(zhuǎn)換結(jié)果進(jìn)行優(yōu)化，并進(jìn)一步映射到指定的工藝庫。 4）添加測試邏輯，即所謂“測試綜合”（可選步驟）。 5）使用布局布線工具進(jìn)行初步設(shè)計，得到較為精確的互連延時信息，并將其反標(biāo)到DC進(jìn)行再綜合，得到更優(yōu)的邏輯綜合結(jié)果。 10.4.2 可綜合HDL代碼設(shè)計風(fēng)格 基本準(zhǔn)則1）了解綜合器的性能，特別是了解綜合工具支持的HDL可綜合子集。2）盡量共享復(fù)雜運算。3）明確指出過程的無關(guān)態(tài)，引導(dǎo)綜合器進(jìn)行優(yōu)化。4）在滿足需要的前提下，使用最小數(shù)據(jù)寬度，不使用integer和real類型數(shù)據(jù)。5

15、）將組合邏輯和時序邏輯分配到不同的過程語句中實現(xiàn)，結(jié)構(gòu)規(guī)則的邏輯塊和隨機(jī)邏輯塊分開到不同的模塊中實現(xiàn)，將所有模塊的輸出都寄存器化，以方便時序控制。6）盡量采用同步邏輯設(shè)計，如果無法避免使用異步邏輯，應(yīng)將異步邏輯與同步邏輯分開。7）避免門級描述，除非在關(guān)鍵路徑中。在設(shè)計的頂層不要實例化門。8）不要使單個過程語句的任務(wù)太過復(fù)雜。9）建議將態(tài)機(jī)分成兩個部分：一部分用于組合邏輯，一部分用于時序邏輯。狀態(tài)編碼使用參數(shù)化的表示方式。 10.4.3 布局與布線 完成從邏輯表述到物理表述的映射版圖規(guī)劃標(biāo)準(zhǔn)單元配置自動布線10.4.4 設(shè)計實例 控制專用集成電路整體結(jié)構(gòu)設(shè)計仿真FPGA驗證驗證ASIC設(shè)計10.5 混合信號系統(tǒng)硬件描述語言 IEEE 1076.1-1999： 混有模擬信號的硬件描述語言標(biāo)準(zhǔn)VHDL-AMS（VHDL with analog-mixed signal extension）盡量沿襲了Verilog語言的已有功能支持各種連續(xù)信號的處理 ，可以進(jìn)行頻域和噪聲等性能分