第7章 組合邏輯電路

1、第七章第七章組合邏輯電路組合邏輯電路組合電路組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中關(guān)；電路結(jié)構(gòu)中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶）組合邏輯電路I0I1In-1Y0Y1Ym-1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfYABCY&邏輯圖邏輯圖邏輯表達(dá)式邏輯表達(dá)式 1 1 最簡與或最簡與或表達(dá)式表達(dá)式化簡化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 YABBCCA從輸入到輸出從輸入到輸出逐級(jí)寫出逐級(jí)寫出ACBCABYYYY 321德德.摩根定理摩根定理最簡與或最

2、簡與或表達(dá)式表達(dá)式 3 真值表真值表 YAB BC CA 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入當(dāng)輸入A、B、C中有中有2個(gè)或個(gè)或3個(gè)為個(gè)為1時(shí)，輸出時(shí)，輸出Y為為1，否則輸，否則輸出出Y為為0。所以。所以這個(gè)電路實(shí)際這個(gè)電路實(shí)際上是一種上是一種3人表人表決用的組合電決用的組合電路：只要有路：只要有2票票或或3票同意，表票同意，表決就通過。決就通過。 4 Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYXYBAYCBAY213321邏輯表達(dá)式邏輯表達(dá)式BABBABBACBAY最簡與或最簡與或表達(dá)式表達(dá)式真值表真值表ABCY&用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn)電路的輸出電路

3、的輸出Y只與輸入只與輸入A、B有關(guān)，有關(guān)，而與輸入而與輸入C無關(guān)。無關(guān)。Y和和A、B的邏輯關(guān)系的邏輯關(guān)系為：為：A、B中只要一個(gè)為中只要一個(gè)為0，Y=1；A、B全為全為1時(shí)，時(shí)，Y=0。所以所以Y和和A、B的邏的邏輯關(guān)系為與非運(yùn)算的關(guān)系。輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY 對(duì)于比較復(fù)雜的組合邏輯電路，為了分析方便對(duì)于比較復(fù)雜的組合邏輯電路，為了分析方便期間，可以設(shè)一些中間變量，采用從輸出開始的方期間，可以設(shè)一些中間變量，采用從輸出開始的方法，向前（即向輸入端）逐級(jí)寫出電路的邏輯表達(dá)法，向前（即向輸入端）逐級(jí)寫出電路的邏輯表達(dá)式，然后再按前述方法進(jìn)行分析。式，然后再按

4、前述方法進(jìn)行分析。即：即：簡單電路由輸入向輸出逐級(jí)進(jìn)行；簡單電路由輸入向輸出逐級(jí)進(jìn)行；復(fù)雜電路增設(shè)中間變量，由輸出向輸入逐級(jí)進(jìn)行。復(fù)雜電路增設(shè)中間變量，由輸出向輸入逐級(jí)進(jìn)行。設(shè)計(jì)步驟：設(shè)計(jì)步驟：（1）進(jìn)行邏輯抽象）進(jìn)行邏輯抽象確定輸入、輸出信號(hào)之間的因果關(guān)系，設(shè)定變量，并進(jìn)行狀態(tài)賦值。確定輸入、輸出信號(hào)之間的因果關(guān)系，設(shè)定變量，并進(jìn)行狀態(tài)賦值。（2）列真值表）列真值表把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。（3）進(jìn)行化簡

5、）進(jìn)行化簡輸入變量比較少時(shí)，可以用卡諾圖化簡；輸入變量比較多用卡諾圖化簡輸入變量比較少時(shí)，可以用卡諾圖化簡；輸入變量比較多用卡諾圖化簡不方便時(shí)，可以用公式法化簡。不方便時(shí)，可以用公式法化簡。（4）畫邏輯圖）畫邏輯圖變換最簡與或表達(dá)式成所需的表達(dá)式，根據(jù)最簡式畫出邏輯圖。變換最簡與或表達(dá)式成所需的表達(dá)式，根據(jù)最簡式畫出邏輯圖。真值表真值表電路功電路功能描述能描述：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；

6、或者在下樓前，用樓上開關(guān)打開電燈，下樓后，或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為設(shè)樓上開關(guān)為A，樓下開關(guān)為樓下開關(guān)為B，燈泡為燈泡為Y。并并設(shè)設(shè)A、B閉合時(shí)為閉合時(shí)為1，斷開時(shí)為，斷開時(shí)為0；燈亮?xí)r；燈亮?xí)rY為為1，燈滅時(shí)燈滅時(shí)Y為為0。根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。 A B Y 0 0 0 1 1 0 1 1 0 1 1 0 1 窮舉法窮舉法 1 2 邏輯表達(dá)式邏輯表達(dá)式或卡諾圖或卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化簡化簡 3 2 BABAY已為最簡與或表達(dá)式已為最簡與或表達(dá)式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯

7、電路圖ABY&ABY=1用與非用與非門實(shí)現(xiàn)門實(shí)現(xiàn)BABAYBAY用異或用異或門實(shí)現(xiàn)門實(shí)現(xiàn)真值表真值表電路功電路功能描述能描述：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)陚€(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕全舉上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量設(shè)主裁判為變量A，副裁

8、判分別為副裁判分別為B和和C；表表示成功與否的燈為示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。根據(jù)邏輯要求列出真值表。 1 窮舉法窮舉法 1 A B C Y A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 0 0 0 0 1 0 0 1 0 1 1 1 0 1 1 1 0 1 1 1 2 ABCCABCBAmmmY765 2 邏輯邏輯表達(dá)式表達(dá)式 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化簡化簡 4 5 邏輯變換邏輯變換 6 邏輯電路圖邏輯電路圖 3 化簡化簡 4 111Y= AB +AC 5 ACABY 6 v 組合電路的組

9、合電路的特點(diǎn)特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。礎(chǔ)是邏輯代數(shù)和門電路。v 組合電路的邏輯功能可用組合電路的邏輯功能可用邏輯圖邏輯圖、真值表真值表、邏輯表達(dá)式邏輯表達(dá)式、卡諾圖卡諾圖和和波形圖波形圖等等5種方法來描述，它們?cè)诒举|(zhì)上是相通種方法來描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。的，可以互相轉(zhuǎn)換。v 組合電路的分析步驟：組合電路的分析步驟：邏輯圖邏輯圖寫出邏輯表達(dá)式寫出邏輯表達(dá)式邏輯表邏輯表達(dá)式化簡達(dá)式化簡列出真值表列出真值表邏輯功

10、能描述。邏輯功能描述。v 組合電路的設(shè)計(jì)步驟：組合電路的設(shè)計(jì)步驟：列出真值表列出真值表寫出邏輯表達(dá)式或畫寫出邏輯表達(dá)式或畫出卡諾圖出卡諾圖邏輯表達(dá)式化簡和變換邏輯表達(dá)式化簡和變換畫出邏輯圖。畫出邏輯圖。v 在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。數(shù)，可以取得事半功倍的效果。能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為稱為半加器半加器。 半加器真值表半加器真值表 Ai Bi Si Ci 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1

11、 iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號(hào)半加器電路圖加數(shù)加數(shù)本位本位的和的和向高向高位的位的進(jìn)位進(jìn)位 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于即相當(dāng)于3個(gè)個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為為全加器全加器。 Ai Bi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 AiBiCi-10001

12、11100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmS351()ii iiiii iCmmABAB CABAi、Bi：加數(shù)：加數(shù)Ci-1：低位來的進(jìn)位低位來的進(jìn)位Si：本位的和本位的和Ci：向高位的進(jìn)位向高位的進(jìn)位351111()()i ii i ii i iiiiiii iii iiii immABABCABCABABACAB CABB CAB=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標(biāo)符號(hào)AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號(hào)CI CO&FA=

13、1124711111111111()()()()i i ii i ii i ii i iii ii iii ii iiiiiiiiiiimmmmABCABCABCABCA BCBCA BCSABBCACBCA BC11ii ii ii iCABACBC1111ii i ii i ii i ii i iSABCABCABCABC Si Ci111 Ai Bi Ci-1& AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCA

14、BAC先求先求Si和和Ci。為此，合并值為為此，合并值為0的最小項(xiàng)。的最小項(xiàng)。再取反，得：再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器加法器。：把：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C

15、2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。 iiiBAG iiiBAP進(jìn)位生成項(xiàng)進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位傳遞條件11)(iiiiiiiiiCPGCBABAC進(jìn)位表達(dá)式進(jìn)位表達(dá)式11iiiiiiCPCBAS和表達(dá)式和表達(dá)式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCP

16、PGPGCPGCCPSCPGCCPSS0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1& 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加法器 4008 引腳圖A3 B2 A2

17、 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-11、8421 BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼碼 BCD 碼 0 0 1 1余 3 碼 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2

18、 B1 B0=1=1=1=1被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制BCD碼碼+0011=余余3碼碼2、二進(jìn)制并行加法、二進(jìn)制并行加法/減法器減法器C0-10時(shí)，時(shí)，B 0=B，電路執(zhí)行電路執(zhí)行AB運(yùn)算；運(yùn)算；C0-11時(shí)，時(shí)，B 1=B，電路執(zhí)行，電路執(zhí)行AB =A+B運(yùn)算。運(yùn)算。 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為路稱為半加器半加器。 能對(duì)兩個(gè)能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于相當(dāng)于3個(gè)個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯

19、電路稱為為全加器全加器。 實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器加法器。按照進(jìn)位方。按照進(jìn)位方式的不同，加法器分為式的不同，加法器分為串行進(jìn)位加法器串行進(jìn)位加法器和和超前進(jìn)位加法器超前進(jìn)位加法器兩兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。器速度較快、但電路復(fù)雜。 加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。在在計(jì)算機(jī)工作的過程中，數(shù)據(jù)經(jīng)常會(huì)存

20、取、運(yùn)算和傳遞，這計(jì)算機(jī)工作的過程中，數(shù)據(jù)經(jīng)常會(huì)存取、運(yùn)算和傳遞，這個(gè)過程中難免會(huì)發(fā)生錯(cuò)誤，在數(shù)字信息碼上附加校驗(yàn)碼來進(jìn)個(gè)過程中難免會(huì)發(fā)生錯(cuò)誤，在數(shù)字信息碼上附加校驗(yàn)碼來進(jìn)行檢測，這樣可以及時(shí)發(fā)現(xiàn)錯(cuò)誤加以糾正。行檢測，這樣可以及時(shí)發(fā)現(xiàn)錯(cuò)誤加以糾正。原理：在一組二進(jìn)制數(shù)碼之后加一位奇偶校驗(yàn)碼，讓一組數(shù)原理：在一組二進(jìn)制數(shù)碼之后加一位奇偶校驗(yàn)碼，讓一組數(shù)碼中碼中1的個(gè)數(shù)為奇數(shù)或偶數(shù)。的個(gè)數(shù)為奇數(shù)或偶數(shù)。實(shí)現(xiàn)：用異或門可以完成奇偶校驗(yàn)的功能。實(shí)現(xiàn)：用異或門可以完成奇偶校驗(yàn)的功能。對(duì)參加校驗(yàn)各數(shù)碼進(jìn)行異或運(yùn)算后，根據(jù)運(yùn)算結(jié)果就可以判對(duì)參加校驗(yàn)各數(shù)碼進(jìn)行異或運(yùn)算后，根據(jù)運(yùn)算結(jié)果就可以判斷奇偶性。斷奇偶性

21、。的個(gè)數(shù)為奇數(shù)若的個(gè)數(shù)為偶數(shù)若1110ii21AAAAAn中規(guī)模集成奇偶校驗(yàn)器有中規(guī)模集成奇偶校驗(yàn)器有CT74180等，見等，見P183圖圖7.3.8奇偶校驗(yàn)器的應(yīng)用奇偶校驗(yàn)器的應(yīng)用實(shí)現(xiàn)編碼操作的電路稱為實(shí)現(xiàn)編碼操作的電路稱為編碼器編碼器。（1）3位二進(jìn)制編碼器位二進(jìn)制編碼器輸輸入入8個(gè)互斥的信號(hào)輸個(gè)互斥的信號(hào)輸出出3位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或門構(gòu)成(b) 由

22、與非門構(gòu)成111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖（2）3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。方面排斥的特性。設(shè)設(shè)I7的優(yōu)先級(jí)別最高，的優(yōu)先級(jí)別最高，I6次之，依此類推，次之，依此類推，I0最低最低。真真值值表表12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY

23、邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線|3線線優(yōu)優(yōu)先先編編碼碼器器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。出端和輸入端都加上反相器就可以了。（3）集成）集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 Y

24、S YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引腳排列圖(b) 邏輯功能示意圖集成集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS148ST為使能輸入端，低電平有效。為使能輸入端，低電平有效。YS為使能輸出端，通常接至為使能輸出端，通常接至低位芯片的端。低位芯片的端。YS和和ST配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別的控制。級(jí)別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。為擴(kuò)展輸出端，是控制標(biāo)志。 YEX 0表示表示是編碼輸出；是編碼輸出； YEX 1表示不是編

25、碼輸出。表示不是編碼輸出。集成集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS148的真值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS148的

26、級(jí)聯(lián)的級(jí)聯(lián)16線線4線優(yōu)先編碼器線優(yōu)先編碼器（1）8421 BCD碼編碼器碼編碼器輸輸入入10個(gè)互斥的數(shù)碼個(gè)互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或門構(gòu)成1111I9 I8 I7I6I5I4 I3I2 I1 I0(b) 由與非門構(gòu)成Y3 Y2 Y1 Y0&邏輯圖邏輯圖（2）8421 BCD碼優(yōu)先編碼器碼優(yōu)先編碼器真值表真值表邏輯表達(dá)式

27、邏輯表達(dá)式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIY11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &a

28、mp;1&1邏輯圖邏輯圖 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND（3）集成）集成10線線-4線優(yōu)先編碼器線優(yōu)先編碼器輸入端和輸出端都是低電平有效輸入端和輸出端都是低電平有效1、常用的二十進(jìn)制編碼、常用的二十進(jìn)制編碼 8421碼碼 余余3碼碼 2421碼碼 5211碼碼 余余3循環(huán)碼循環(huán)碼 右移循環(huán)碼右移循環(huán)碼2、循環(huán)碼、循環(huán)碼3、ISO編碼編碼4、ANSCII碼碼把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼把代碼狀態(tài)的特定含義翻譯出

29、來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為操作的電路稱為譯碼器譯碼器。設(shè)二進(jìn)制譯碼器的輸入端為設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為個(gè)輸出中只有一個(gè)為1（或?yàn)椋ɑ驗(yàn)?），），其余全為其余全為0（或?yàn)椋ɑ驗(yàn)?）。）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。（1）3位二進(jìn)制譯碼器位二進(jìn)制譯碼器真值表真值表輸輸入入：3位二進(jìn)制代

30、碼位二進(jìn)制代碼輸輸出出：8個(gè)互斥的信號(hào)個(gè)互斥的信號(hào)01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門組成的陣列：與門組成的陣列3線線8線譯碼器線譯碼器（2）集成二進(jìn)制譯碼器）集成二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y

31、7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端，為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電為譯碼輸出端（低電平有效），平有效），G1、 、為選通控制端。當(dāng)為選通控制端。當(dāng)G11、 時(shí)，譯碼器處于工作狀態(tài)；當(dāng)時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G10、時(shí)，譯碼時(shí)，譯碼器處于禁止?fàn)顟B(tài)。器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGG真值表真值表輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制

32、碼輸輸出出：低電平有效：低電平有效BAGGG222Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13 Y14 Y15使能譯碼輸出 A0A1A2 A3 “1”譯碼輸入 A0A1A2 STA STB STC低位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 STA STB STC 高位片 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7（3）74LS138的級(jí)聯(lián)的級(jí)聯(lián)二二十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)位二進(jìn)制編碼（制編碼（BCD碼），分別用碼），分別用A3、A2、A1、A0表示；表示；輸出的是與輸出的是與1

33、0個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用個(gè)信號(hào)，用Y9Y0表示。由于二表示。由于二十進(jìn)制譯碼器有十進(jìn)制譯碼器有4根輸入線，根輸入線，10根輸出線，所以又稱為根輸出線，所以又稱為4線線10線譯碼器線譯碼器。（1）8421 BCD碼譯碼器碼譯碼器 把二把二十進(jìn)制代碼翻譯成十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為電路，稱為二二十進(jìn)制譯碼器十進(jìn)制譯碼器。真值表真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA

34、 YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式-完全編碼方案完全編碼方案邏邏輯輯圖圖 A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&將與門換成與非門，則輸出為反變量，即為低電平將與門換成與非門，則輸出為反變量，即為低電平有效。有效。（2）集成）集成8421 BCD碼譯碼器碼譯碼器74LS42 16 15 14 13 12 11 10 974LS42 1 2 3 4 5 6 7 8VCC A0 A1 A2 A3 Y9 Y8 Y7Y0 Y1 Y2 Y3 Y

35、4 Y5 Y6 GND 74LS42 A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A0 A1 A2 A3(a) 引腳排列圖(b) 邏輯功能示意圖用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來的電字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為路，稱為顯示譯碼器顯示譯碼器。 a b c d e f g h a b c d a f b e f g h g e c d (a) 外形圖 (b) 共陰極

36、 (c) 共陽極 +VCC a b c d e f g h b=c=f=g=1，a=d=e=0時(shí)時(shí)c=d=e=f=g=1，a=b=0時(shí)時(shí)共陰極共陰極真值表僅適用于共陰極真值表僅適用于共陰極LED真值表真值表 A3A2A1A0000111100010101011111110100201023AAAAAAAaa的卡諾圖的卡諾圖 A3A2A1A000011110001110110111111010b的卡諾圖的卡諾圖 A3A2A1A000011110001110111111111001c的卡諾圖的卡諾圖01012AAAAAb012AAAc A3A2A1A000011110001010101011101

37、011d的卡諾圖的卡諾圖 A3A2A1A000011110001010100011001011e的卡諾圖的卡諾圖012120102AAAAAAAAAd0102AAAAe A3A2A1A000011110001110101111001001f的卡諾圖的卡諾圖 A3A2A1A000011110000110101111101011g的卡諾圖的卡諾圖0212013AAAAAAAf1212013AAAAAAAg邏輯表達(dá)式邏輯表達(dá)式121201302120130102012120102012010120201023AAAAAAAgAAAAAAAfAAAAeAAAAAAAAAdAAAcAAAAAbAAAAA

38、AAa邏輯圖邏輯圖a b c d e f g A3 A2 A1 A01111& 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖功功能能表表 用二進(jìn)制代碼表示特定對(duì)象的過程稱為編碼；用二進(jìn)制代碼表示特定對(duì)象的過程稱為編碼；實(shí)現(xiàn)編碼實(shí)現(xiàn)編碼操作的電路稱為編碼器操作的電路稱為編碼器。 編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成工作原理類

39、似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。十進(jìn)制編碼器均采用優(yōu)先編碼方案。 譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法基本相同。器，各種譯碼器的工作原理類似，設(shè)計(jì)方法基本相同。 二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4

40、線線16線譯碼器還可實(shí)現(xiàn)線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。碼到十進(jìn)制碼的變換。30013012011010iiimDAADAADAADAADY真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從由地址碼決定從路輸入中選擇路輸入中選擇哪路輸出。哪路輸出。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VCC 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成雙集成雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74L

41、S153選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時(shí)芯片被選中，處時(shí)芯片被選中，處于工作狀態(tài)；于工作狀態(tài)；S=1時(shí)芯片被禁止，時(shí)芯片被禁止，Y0。集成集成8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 16 15 14 13 12 11 10 974LS151 1 2 3 4 5 6 7 8VCC D4 D5 D6 D7 A0 A1 A2D3 D2 D1 D0 Y Y S GND70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADYS0 時(shí)S1 時(shí)，選擇器被禁止，無論地址碼是什么，Y 總是等于 074LS1

42、51的真值表的真值表 Y Y74LS151(2)D7 D0 A2A1A0 EN Y Y74LS151(1)D7 D0 A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1YY2Y1數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展由地址碼決由地址碼決定將輸入數(shù)定將輸入數(shù)據(jù)送給哪據(jù)送給哪路輸出。路輸出。真值表真值表邏輯表達(dá)式邏輯表達(dá)式地地址址變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)013012011010 ADAYADAYAADYAADY邏輯圖邏輯圖11DA1 A0Y0 Y1 Y2 Y3&013012011010 ADAYADAYAADYAADY把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入

43、把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。分配器。由由74LS138構(gòu)成的構(gòu)成的1路路-8路數(shù)據(jù)分配器路數(shù)據(jù)分配器數(shù)據(jù)輸入端數(shù)據(jù)輸入端G1=1 G2B G1 G2A 數(shù)據(jù)輸出 1 Y0 Y1 Y2 STC 74LS138 Y3 Y4 STA Y5 STB Y6 Y7 A2 A1 A0 D G2A=0地址輸入端地址輸入端G2BG1G2A數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端選擇控制端數(shù)據(jù)輸入數(shù)據(jù)輸出1SD0D1D2D3 73LS151 YD4D5D6 END7 A2 A1 A0 Y0 Y1 Y

44、2STC 74LS138 Y3 Y4STA Y5STB Y6 Y7 A2 A1 A0數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng) 數(shù)據(jù)選擇器能夠從不同地址的多路數(shù)字信息中，數(shù)據(jù)選擇器能夠從不同地址的多路數(shù)字信息中，選出所需要的一路作為輸出的組合邏輯電路。選出所需要的一路作為輸出的組合邏輯電路。至于至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定號(hào)決定。 數(shù)據(jù)分配器的邏輯功能是將數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的到多個(gè)輸出端中的1個(gè)

45、輸出端，個(gè)輸出端，具體傳送到哪一個(gè)輸具體傳送到哪一個(gè)輸出端，是由一組選擇控制信號(hào)確定出端，是由一組選擇控制信號(hào)確定。 數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。數(shù)字信息的分時(shí)傳送。數(shù)據(jù)選擇器的主要特點(diǎn)：數(shù)據(jù)選擇器的主要特點(diǎn)：210niiiYD m（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，）一般情況下，Di 可以當(dāng)作一個(gè)變量處理?？梢援?dāng)作一個(gè)變量

46、處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入 Di 來來選擇地址變量組成的最小項(xiàng)選擇地址變量組成的最小項(xiàng) mi ，可以實(shí)現(xiàn)任何所需，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。的組合邏輯函數(shù)。確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器確定地址變量確定地址變量 2 1 ABCBACBALn個(gè)地址變量的個(gè)地址變量的數(shù)據(jù)選擇器，數(shù)據(jù)選擇器，不需要增加門不需要增加門電路，最多可電路，最多可實(shí)現(xiàn)實(shí)現(xiàn)n1個(gè)變個(gè)變量的函數(shù)。量的函數(shù)。3個(gè)變量，選用個(gè)變量，選用4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)邏輯函數(shù) 1 選用選用74LS153 2 74LS153有兩有兩個(gè)地址變量。個(gè)地址變量。求求Di 3 （1）公式法）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：103210mmCmCmABCBACBAL4選選1數(shù)據(jù)選擇器輸出信