VHDL的ASIC實(shí)現(xiàn)_后端

1、電子設(shè)計(jì)自動(dòng)化技術(shù)第十一章：第十一章：VHDLVHDL的的ASICASIC實(shí)現(xiàn)（實(shí)現(xiàn)（2 2）電子科技大學(xué)電子科技大學(xué) 微電子與固體電子學(xué)院微電子與固體電子學(xué)院王憶文王憶文 教授教授2本章重點(diǎn)本章重點(diǎn) 掌握全自動(dòng)布局布線的掌握全自動(dòng)布局布線的基本概念和方法基本概念和方法 布圖規(guī)劃（布圖規(guī)劃（floorplaning） 布局（布局（placement） 布線（布線（routing） 驗(yàn)證（驗(yàn)證（DRC和和LVS）3本章重點(diǎn)內(nèi)容：本章重點(diǎn)內(nèi)容：自動(dòng)布局布線（自動(dòng)布局布線（APR）4“蓋樓蓋樓”與與APR？規(guī)劃設(shè)規(guī)劃設(shè)計(jì)計(jì)打地基，打地基，建框架建框架水電氣水電氣建房間建房間檢查驗(yàn)收檢查驗(yàn)收布圖規(guī)劃布

2、圖規(guī)劃電源分布電源分布布局布局布線布線驗(yàn)證驗(yàn)證5ASIC后端設(shè)計(jì)的后端設(shè)計(jì)的EDA軟件軟件Cadence公司公司SE，為早期產(chǎn)品，簡(jiǎn)單易學(xué)，為早期產(chǎn)品，簡(jiǎn)單易學(xué)SoC Encounter，新產(chǎn)品，適合深亞微米設(shè)計(jì)，新產(chǎn)品，適合深亞微米設(shè)計(jì)Synopsys公司公司Astro，為早期產(chǎn)品，簡(jiǎn)單易學(xué)，為早期產(chǎn)品，簡(jiǎn)單易學(xué)ICC，新產(chǎn)品，適合深亞微米設(shè)計(jì)，新產(chǎn)品，適合深亞微米設(shè)計(jì) 6DC能做什么？能做什么？第一個(gè)域的轉(zhuǎn)換第一個(gè)域的轉(zhuǎn)換7Astro能做什么？能做什么？8什么形狀的標(biāo)準(zhǔn)單元最好用什么形狀的標(biāo)準(zhǔn)單元最好用？等高不等寬的單元最好等高不等寬的單元最好用用9標(biāo)準(zhǔn)單元庫(kù)標(biāo)準(zhǔn)單元庫(kù)預(yù)先設(shè)計(jì)好的邏輯單元

3、預(yù)先設(shè)計(jì)好的邏輯單元lOR, AND, XOR, DFF, etc包含包含Layout and Abstract viewslLayout (CEL) 包含制造所需包含制造所需要的掩模板的各層次數(shù)據(jù)要的掩模板的各層次數(shù)據(jù)lAbstract (FRAM)包含包含Astro布局布線所需要的最小數(shù)據(jù)布局布線所需要的最小數(shù)據(jù)l時(shí)間信息時(shí)間信息 單元延遲單元延遲 /管腳電容管腳電容等高不等寬，方便布局等高不等寬，方便布局10布局和布線的概念布局和布線的概念在布局階段，所有標(biāo)準(zhǔn)單元的位置被自動(dòng)選擇在布局階段，所有標(biāo)準(zhǔn)單元的位置被自動(dòng)選擇(Based upon routing and timing)在布線階

4、段，所有管腳被自動(dòng)連接在布線階段，所有管腳被自動(dòng)連接(Based upon timing)11布局的概念布局的概念標(biāo)準(zhǔn)單元被自動(dòng)放進(jìn)標(biāo)準(zhǔn)單元被自動(dòng)放進(jìn) “placement rows”位于關(guān)鍵路徑（位于關(guān)鍵路徑（timing-critical path）的標(biāo)準(zhǔn)單元被盡量放置在一起，來減小相）的標(biāo)準(zhǔn)單元被盡量放置在一起，來減小相互間的延遲互間的延遲 (Timing Driven)Placement rows 可以是間隔的，也可以是背靠背可以是間隔的，也可以是背靠背12布線的概念布線的概念金屬層之間的連線需要金屬層之間的連線需要1個(gè)或更多的過孔個(gè)或更多的過孔（vias）金屬層有固定的布線方向金屬層

5、有固定的布線方向lMetal 1 (Blue) HorizontallMetal 2 (Yellow) VerticallMetal 3 (Red) Horizontal13布圖規(guī)劃布圖規(guī)劃14布圖規(guī)劃的目的布圖規(guī)劃的目的在芯片層次進(jìn)行版圖設(shè)計(jì)在芯片層次進(jìn)行版圖設(shè)計(jì) 定義版圖的層次定義版圖的層次 估算所需面積估算所需面積對(duì)一些主要宏模塊（非標(biāo)準(zhǔn)單元）進(jìn)行位對(duì)一些主要宏模塊（非標(biāo)準(zhǔn)單元）進(jìn)行位置擺放置擺放 輸入輸出管腳輸入輸出管腳 RAMs / ROMs/RAMs / ROMs/ 各種硬核各種硬核IPIP布圖規(guī)劃的方法布圖規(guī)劃的方法( (自動(dòng)或手工自動(dòng)或手工) )15布圖規(guī)劃要在布局布線之前進(jìn)行

6、布圖規(guī)劃要在布局布線之前進(jìn)行布圖規(guī)劃布圖規(guī)劃l放置大的放置大的Macro，定義面積，定義面積l放置放置I/O管腳管腳l建立電源網(wǎng)絡(luò)建立電源網(wǎng)絡(luò)使用率使用率l標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元和Macro所占的比例所占的比例l目標(biāo)是目標(biāo)是100%, 一般為一般為80-85%In-line or straggered16I/O放置和封裝有關(guān)放置和封裝有關(guān)Wire Bond要求要求:l無交叉無交叉l最小線寬最小線寬l最小角度最小角度l最大角度最大角度l最大線長(zhǎng)最大線長(zhǎng)17布圖規(guī)劃的原則布圖規(guī)劃的原則l可通過快速布局和布線，結(jié)合時(shí)序來檢查布圖規(guī)劃的效果可通過快速布局和布線，結(jié)合時(shí)序來檢查布圖規(guī)劃的效果18設(shè)計(jì)電源網(wǎng)絡(luò)

7、設(shè)計(jì)電源網(wǎng)絡(luò)從從I/O的電源管腳接受的電源管腳接受電源，并分配到全芯電源，并分配到全芯片片19布局布局20布局的依據(jù)布局的依據(jù)-時(shí)序時(shí)序Astro優(yōu)化布局和布線，目的是優(yōu)化布局和布線，目的是滿足所以時(shí)序要求。滿足所以時(shí)序要求。平衡設(shè)計(jì)要求平衡設(shè)計(jì)要求時(shí)序時(shí)序面積面積功耗功耗信號(hào)完整性信號(hào)完整性 21時(shí)間約束時(shí)間約束Astro需要時(shí)間約束文件需要時(shí)間約束文件l輸入達(dá)到時(shí)間輸入達(dá)到時(shí)間l輸出達(dá)到時(shí)間輸出達(dá)到時(shí)間l時(shí)鐘周期時(shí)鐘周期約束文件有約束文件有DC產(chǎn)生產(chǎn)生lSDC (Synopsys Design Constraints) format22單元和連線延遲單元和連線延遲Astro計(jì)算每一個(gè)單元和

8、連線上的延遲計(jì)算每一個(gè)單元和連線上的延遲為了準(zhǔn)確計(jì)算延遲，為了準(zhǔn)確計(jì)算延遲，Astro需要知道每一條連線上的電需要知道每一條連線上的電容和電阻容和電阻l使用連線的幾何尺寸和使用連線的幾何尺寸和LUT來估算來估算RC.23時(shí)間驅(qū)動(dòng)（時(shí)間驅(qū)動(dòng)（Timing-Driver）布局）布局把關(guān)鍵路徑的單元盡量把關(guān)鍵路徑的單元盡量放在一起，減少放在一起，減少RC24邏輯優(yōu)化邏輯優(yōu)化以上以后可以在布局的各個(gè)階段進(jìn)行以上以后可以在布局的各個(gè)階段進(jìn)行每種優(yōu)化可以單獨(dú)進(jìn)行，也可同時(shí)進(jìn)行每種優(yōu)化可以單獨(dú)進(jìn)行，也可同時(shí)進(jìn)行25時(shí)鐘樹綜合（時(shí)鐘樹綜合（CTS）26什么是時(shí)鐘樹綜合什么是時(shí)鐘樹綜合所有時(shí)鐘被單一源驅(qū)動(dòng)所有時(shí)

9、鐘被單一源驅(qū)動(dòng)由于連線很長(zhǎng)，導(dǎo)致很大的延遲和轉(zhuǎn)換時(shí)間由于連線很長(zhǎng)，導(dǎo)致很大的延遲和轉(zhuǎn)換時(shí)間時(shí)鐘到達(dá)每個(gè)觸發(fā)器的時(shí)間不一樣時(shí)鐘到達(dá)每個(gè)觸發(fā)器的時(shí)間不一樣-skew27時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)時(shí)鐘樹拓?fù)浣Y(jié)構(gòu)H-Tree and X-Tree Topologies Solve Single Clock Pin Problem28CTS的效果的效果使用使用buffer建立了時(shí)鐘樹，增大了驅(qū)動(dòng)能力，減少了建立了時(shí)鐘樹，增大了驅(qū)動(dòng)能力，減少了skew插入延遲來達(dá)到時(shí)鐘平衡插入延遲來達(dá)到時(shí)鐘平衡29布線布線30Process of Routing Can Be Timing Driven布線的目的布線的目的 布線是布

10、線是APR中的基本步驟中的基本步驟 建立金屬連接，符合制造要求建立金屬連接，符合制造要求 形成單元間的物理連接形成單元間的物理連接 在布局和在布局和CTS器件的虛擬布線需要落實(shí)器件的虛擬布線需要落實(shí) 保證時(shí)序要求保證時(shí)序要求 轉(zhuǎn)換時(shí)間和轉(zhuǎn)換時(shí)間和skew等符合虛擬布線的估算等符合虛擬布線的估算31時(shí)間驅(qū)動(dòng)（時(shí)間驅(qū)動(dòng)（Timing Driven）布線）布線關(guān)鍵路徑的布線優(yōu)先進(jìn)行關(guān)鍵路徑的布線優(yōu)先進(jìn)行建立更短、更快的連接建立更短、更快的連接32驗(yàn)證驗(yàn)證33驗(yàn)證的目的和作用驗(yàn)證的目的和作用Verification34形式驗(yàn)證（形式驗(yàn)證（Formal Verification） 在時(shí)序優(yōu)化和時(shí)鐘樹綜合

11、的時(shí)候，新的標(biāo)準(zhǔn)單元被在時(shí)序優(yōu)化和時(shí)鐘樹綜合的時(shí)候，新的標(biāo)準(zhǔn)單元被加進(jìn)來，還有的標(biāo)準(zhǔn)單元被替換。加進(jìn)來，還有的標(biāo)準(zhǔn)單元被替換。 Astro產(chǎn)生的最終網(wǎng)表（產(chǎn)生的最終網(wǎng)表（Post-Layout Netlist）需）需要和初始的門級(jí)網(wǎng)表要和初始的門級(jí)網(wǎng)表(Pre-Layout Netlist)進(jìn)行比進(jìn)行比對(duì)對(duì) 形式驗(yàn)證（形式驗(yàn)證（Formal verification）保證了設(shè)計(jì)在不）保證了設(shè)計(jì)在不同階段的同階段的功能一致性功能一致性（ functional equivalency ） 保證在后端設(shè)計(jì)中，用戶想要的功能保持不變。保證在后端設(shè)計(jì)中，用戶想要的功能保持不變。Formality is

12、the Sign-Off Tool for Formal Verification35時(shí)間驗(yàn)證時(shí)間驗(yàn)證 Star-RCXT performs the layout parasitic extraction of the resistances and capacitances of all routes in the design Results in a format such as SPEF (Standard Parasitic Extended Format) SPEF is an smaller, extended format of Standard Parasitic Forma

13、t (SPF), which enables the transfer of design specific resistances and capacitances from physical design to timing analysis and simulation tools Primetime performs static timing analysis Detects timing violations by combining SPEF from Star-RCXT and netlist from Astro and checks against the design t

14、iming constraints (clock frequencies) Star-RCXT and Primetime are the Sign-Off Tools for Timing Verification36物理驗(yàn)證物理驗(yàn)證 Checks the design for fabrication feasibility and physical defects that could result in the design to not function properly 3 checks (DRC, ERC, and LVS) Design Rule Checks (DRC) Ver

15、ifies that design does not violate any fabrication rules associated with the target process technology (metal width/space, antenna ratio, etc) Electrical Rules Checks (ERC) Verifies that there are no short or open circuits with power and ground as well as resistors/capacitors/transistors with floati

16、ng nodes (part of LVS) Layout Versus Schematic (LVS) Final physical design matches the logical (schematic) version in terms of correct connectivity and number of electrical devices Hercules is the Sign-Off Tool for Physical Verification37制造制造Physical Design process is complete upon successful completion of timing, functional, and physical verificationThe design can be “Taped-Out” and GDSII created for the manufacturerlGDSII (Graphic Design System II) is a binary format containing the physical geometry information of the design.lThe shapes