SoC設(shè)計第6章

1、SoC設(shè)計方法與實現(xiàn)設(shè)計方法與實現(xiàn)第六章RTL代碼編寫指南代碼編寫指南郭煒郭煒 魏繼增魏繼增 郭箏郭箏 謝憬謝憬內(nèi)容大綱內(nèi)容大綱編寫編寫RTL代碼之前的準(zhǔn)備代碼之前的準(zhǔn)備可綜合可綜合RTL代碼編寫指南代碼編寫指南調(diào)用調(diào)用Synopsys DesignWare來優(yōu)化設(shè)計來優(yōu)化設(shè)計內(nèi)容大綱內(nèi)容大綱編寫編寫RTL代碼之前的準(zhǔn)備代碼之前的準(zhǔn)備可綜合可綜合RTL代碼編寫指南代碼編寫指南調(diào)用調(diào)用Synopsys DesignWare來優(yōu)化設(shè)計來優(yōu)化設(shè)計編寫編寫RTL代碼之前的準(zhǔn)備代碼之前的準(zhǔn)備RTL代碼編寫前需要討論并確定的問題代碼編寫前需要討論并確定的問題 是否與設(shè)計團隊共同討論過設(shè)計中將會發(fā)生的關(guān)鍵問

2、題 是否已準(zhǔn)備好設(shè)計文檔了 設(shè)計文檔中總線是如何定義的 設(shè)計文檔中是否定義了設(shè)計的劃分方法 設(shè)計中的時鐘是怎樣考慮的 對I/O是否有特殊需求 是否需要其他IP，這些IP的包裝（Package）是否完整地包括了每一步設(shè)計所需的文件 是否考慮了IP復(fù)用設(shè)計 是否考慮了可測性設(shè)計 整個設(shè)計的面積是引腳限制還是門數(shù)限制 設(shè)計的運行速度是否能超過工藝速度極限 時序和后端設(shè)計是否有特殊的需求與團隊共同討論設(shè)計中的問題與團隊共同討論設(shè)計中的問題通過討論，團隊的每個成員必須清楚設(shè)計規(guī)則通過討論，團隊的每個成員必須清楚設(shè)計規(guī)則版本控制、目錄樹和其他設(shè)計組織的問題也必須在版本控制、目錄樹和其他設(shè)計組織的問題也必須

3、在團隊內(nèi)廣泛討論，達(dá)成共識團隊內(nèi)廣泛討論，達(dá)成共識這些問題都屬于頂層問題或項目管理問題，大家必這些問題都屬于頂層問題或項目管理問題，大家必須遵守同一個設(shè)計規(guī)則須遵守同一個設(shè)計規(guī)則團隊成員間的充分交流是一個設(shè)計能夠成功的關(guān)鍵團隊成員間的充分交流是一個設(shè)計能夠成功的關(guān)鍵因素因素根據(jù)芯片結(jié)構(gòu)準(zhǔn)備設(shè)計說明書根據(jù)芯片結(jié)構(gòu)準(zhǔn)備設(shè)計說明書模塊功能的簡要介紹模塊功能的簡要介紹頂層模塊的接口信號；頂層模塊的接口信號；所有控制寄存器地址及功能描述；所有控制寄存器地址及功能描述；頂層模塊的主要結(jié)構(gòu)圖；頂層模塊的主要結(jié)構(gòu)圖；子模塊功能；子模塊功能；子模塊的接口信號；子模塊的接口信號；子模塊的主要結(jié)構(gòu)圖；子模塊的主要結(jié)

4、構(gòu)圖；子模塊的實現(xiàn)原理；子模塊的實現(xiàn)原理；時鐘信號的連接（如時鐘信號的連接（如Multicycle Path、FalsePath、Negedge Clock、Generated Clock）復(fù)位信號的連接（如復(fù)位信號的連接（如Gated Reset、Soft Reset）總線設(shè)計的考慮總線設(shè)計的考慮如果不是特別要求的話，盡量使用單向總線如果不是特別要求的話，盡量使用單向總線但是如果在以前出于布線和其他以前版本兼容性的但是如果在以前出于布線和其他以前版本兼容性的考慮，一直采用的是雙向總線，現(xiàn)在如果沒有很好考慮，一直采用的是雙向總線，現(xiàn)在如果沒有很好的處理而使用單向總線也可能會產(chǎn)生問題的處理而使用

5、單向總線也可能會產(chǎn)生問題在開始編碼前獲得每一條總線和接口的設(shè)計文檔，在開始編碼前獲得每一條總線和接口的設(shè)計文檔，確保對其功能和時序都很清楚，這樣的話可以幫助確保對其功能和時序都很清楚，這樣的話可以幫助在編寫代碼前創(chuàng)建高層次的模型。在編寫代碼前創(chuàng)建高層次的模型。模塊的劃分模塊的劃分模塊的劃分模塊的劃分模塊的劃分模塊的劃分芯片級的模塊劃分芯片級的模塊劃分頂層模塊組織結(jié)構(gòu)圖頂層模塊組織結(jié)構(gòu)圖模塊的劃分模塊的劃分核心邏輯的模塊劃分核心邏輯的模塊劃分在對核心邏輯進(jìn)行模塊劃分時，要避免子模塊間出現(xiàn)連接在對核心邏輯進(jìn)行模塊劃分時，要避免子模塊間出現(xiàn)連接用的粘附邏輯用的粘附邏輯粘附邏輯粘附邏輯消除粘附邏輯消除

6、粘附邏輯模塊的劃分模塊的劃分核心邏輯的模塊劃分核心邏輯的模塊劃分應(yīng)盡可能地把相關(guān)的組合邏輯集中到一個模塊中處理，這應(yīng)盡可能地把相關(guān)的組合邏輯集中到一個模塊中處理，這是因為綜合器在默認(rèn)的工作模式下綜合優(yōu)化時，不能跨越是因為綜合器在默認(rèn)的工作模式下綜合優(yōu)化時，不能跨越模塊邊界對相關(guān)的組合邏輯做歸并優(yōu)化處理。模塊邊界對相關(guān)的組合邏輯做歸并優(yōu)化處理。組合邏輯被分散在多個模塊組合邏輯被分散在多個模塊組合邏輯歸并組合邏輯歸并模塊的劃分模塊的劃分把多周期路徑或偽路徑限制到一個模塊中把多周期路徑或偽路徑限制到一個模塊中如果在設(shè)計中包含了多周期路徑或偽路徑，應(yīng)盡可能地把如果在設(shè)計中包含了多周期路徑或偽路徑，應(yīng)盡

7、可能地把這些邏輯限制到一個模塊中，并在代碼編寫時用注釋行明這些邏輯限制到一個模塊中，并在代碼編寫時用注釋行明確指出確指出把多周期路徑限制到一個模塊中處理可以減少綜合時間和把多周期路徑限制到一個模塊中處理可以減少綜合時間和優(yōu)化非多周期路徑的綜合結(jié)果優(yōu)化非多周期路徑的綜合結(jié)果把多周期路徑或偽路徑限制到一個模塊中，可以方便設(shè)計把多周期路徑或偽路徑限制到一個模塊中，可以方便設(shè)計者給出相關(guān)的綜合及靜態(tài)時序分析的約束，同時也便于設(shè)者給出相關(guān)的綜合及靜態(tài)時序分析的約束，同時也便于設(shè)計者在后端設(shè)計實現(xiàn)后進(jìn)行檢查計者在后端設(shè)計實現(xiàn)后進(jìn)行檢查多周期路徑多周期路徑模塊的劃分模塊的劃分根據(jù)時鐘的相關(guān)性劃分模塊根據(jù)時鐘

8、的相關(guān)性劃分模塊應(yīng)當(dāng)盡量根據(jù)時鐘的相關(guān)性來劃分模塊。簡單地說，就是應(yīng)當(dāng)盡量根據(jù)時鐘的相關(guān)性來劃分模塊。簡單地說，就是將時鐘分頻、門控單元和復(fù)位產(chǎn)生等電路盡量放在同一模將時鐘分頻、門控單元和復(fù)位產(chǎn)生等電路盡量放在同一模塊中塊中這么做使得在綜合的時候便于設(shè)置時鐘約束這么做使得在綜合的時候便于設(shè)置時鐘約束同步時鐘模塊同步時鐘模塊對時鐘的處理對時鐘的處理設(shè)計中需要多少個時鐘設(shè)計中需要多少個時鐘芯片中的時鐘是從哪里來的呢芯片中的時鐘是從哪里來的呢是內(nèi)部產(chǎn)生的嗎是內(nèi)部產(chǎn)生的嗎是由鎖相環(huán)（是由鎖相環(huán)（PLL）產(chǎn)生的嗎）產(chǎn)生的嗎還是由電路分頻器、異步計數(shù)器、串行計數(shù)器或者還是由電路分頻器、異步計數(shù)器、串行計數(shù)

9、器或者同步計數(shù)器提供的時鐘同步計數(shù)器提供的時鐘IP的選擇及設(shè)計復(fù)用的考慮的選擇及設(shè)計復(fù)用的考慮系統(tǒng)結(jié)構(gòu)設(shè)計做好模塊劃分時，必須確定哪些模塊基于標(biāo)系統(tǒng)結(jié)構(gòu)設(shè)計做好模塊劃分時，必須確定哪些模塊基于標(biāo)準(zhǔn)單元庫進(jìn)行設(shè)計，哪些模塊需要購買準(zhǔn)單元庫進(jìn)行設(shè)計，哪些模塊需要購買IP，IP模塊的對接模塊的對接需要增加哪些連接性設(shè)計需要增加哪些連接性設(shè)計模塊間的接口協(xié)議要盡可能的簡單，模塊間的接口定義要模塊間的接口協(xié)議要盡可能的簡單，模塊間的接口定義要盡可能與國際上通用的接口協(xié)議完全一致盡可能與國際上通用的接口協(xié)議完全一致要注意積累要注意積累IP和和IP集成的經(jīng)驗集成的經(jīng)驗如果是對硬如果是對硬IP的集成，還必須在

10、時鐘分布、關(guān)鍵路徑的布的集成，還必須在時鐘分布、關(guān)鍵路徑的布線、電源和地線的布線、線、電源和地線的布線、IP模塊支持的測試結(jié)構(gòu)等方面進(jìn)模塊支持的測試結(jié)構(gòu)等方面進(jìn)行考慮，與系統(tǒng)芯片保持一致行考慮，與系統(tǒng)芯片保持一致對可測性的考慮對可測性的考慮復(fù)位信號在測試過程中應(yīng)該被設(shè)置為無效，否則測試過程復(fù)位信號在測試過程中應(yīng)該被設(shè)置為無效，否則測試過程可能被復(fù)位信號打亂可能被復(fù)位信號打亂門控時鐘在測試中應(yīng)當(dāng)有效門控時鐘在測試中應(yīng)當(dāng)有效三態(tài)的驅(qū)動在測試中必須有可知的輸出三態(tài)的驅(qū)動在測試中必須有可知的輸出邊界掃描（邊界掃描（Boundary Scan）問題：邊界掃描的邏輯應(yīng)）問題：邊界掃描的邏輯應(yīng)當(dāng)放在一個單獨

11、的設(shè)計模塊中，邊界掃描的生成主要在綜當(dāng)放在一個單獨的設(shè)計模塊中，邊界掃描的生成主要在綜合中進(jìn)行合中進(jìn)行RAM的測試的測試測試控制：建議將測試控制邏輯（如測試模式選擇）、測測試控制：建議將測試控制邏輯（如測試模式選擇）、測試時鐘及復(fù)位信號的控制信號等放在單獨的模塊中試時鐘及復(fù)位信號的控制信號等放在單獨的模塊中對芯片速度的考慮對芯片速度的考慮設(shè)計者計劃在設(shè)計中實現(xiàn)多少功能，運行在什么速設(shè)計者計劃在設(shè)計中實現(xiàn)多少功能，運行在什么速度下度下采用什么工藝實現(xiàn)，對設(shè)計做什么改動來實現(xiàn)速度采用什么工藝實現(xiàn)，對設(shè)計做什么改動來實現(xiàn)速度要求要求選擇流水線結(jié)構(gòu)還是寄存器重新排序選擇流水線結(jié)構(gòu)還是寄存器重新排序組合

12、邏輯不能太多地集中在兩個寄存器之間組合邏輯不能太多地集中在兩個寄存器之間有時候為了改進(jìn)速度，會選擇特殊的結(jié)構(gòu)單元，如有時候為了改進(jìn)速度，會選擇特殊的結(jié)構(gòu)單元，如單周期乘法器、串行加法器鏈、復(fù)雜控制邏輯、大單周期乘法器、串行加法器鏈、復(fù)雜控制邏輯、大指令解碼單元等，這些可以在指令解碼單元等，這些可以在RTL中直接調(diào)用中直接調(diào)用Synopsys的的DesignWare庫庫對布線的考慮對布線的考慮把大量信號組合起來形成一個大的邏輯，不僅會造把大量信號組合起來形成一個大的邏輯，不僅會造成由于這一級組合電路太多而難以滿足時序要求，成由于這一級組合電路太多而難以滿足時序要求，而且會形成一個很大的多路選擇器

13、（而且會形成一個很大的多路選擇器（Mux），造），造成連線過于集中，從而在一小塊面積內(nèi)占用大量的成連線過于集中，從而在一小塊面積內(nèi)占用大量的布線資源布線資源多個片上多個片上RAM/ROM共用一個共用一個BIST模塊，由于模塊，由于BIST信號將連到每一塊信號將連到每一塊RAM/ROM上，在這個上，在這個BIST模塊附近常會出現(xiàn)布線阻塞模塊附近常會出現(xiàn)布線阻塞內(nèi)容大綱內(nèi)容大綱編寫編寫RTL代碼之前的準(zhǔn)備代碼之前的準(zhǔn)備可綜合可綜合RTL代碼編寫指南代碼編寫指南調(diào)用調(diào)用Synopsys DesignWare來優(yōu)化設(shè)計來優(yōu)化設(shè)計可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則命名命名模塊的命名模塊的命名

14、在系統(tǒng)設(shè)計階段應(yīng)該為每個模塊進(jìn)行命名，最終的頂層模塊應(yīng)該以芯片的名稱來命名在頂層模塊中，除I/O引腳和不需要綜合的模塊外，其余作為次級頂層模塊，建議以xx_core.v命名對于多處理器的設(shè)計，共享模塊以（模塊名_處理器名）命名模塊的命名和該模塊的功能相結(jié)合可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則命名命名信號的命名信號的命名 所有信號的命名由小寫字母、下劃線和數(shù)字組成，并且以小寫字母開頭 低電平有效的信號后一律加下劃線和字母n或b，如sysrst_n、fifofull_b 總線由高位到低位命名，如bus31 0 不需要在信號名字中表明信號的方向，如用my_signal比my_signal_

15、in更簡明 命名應(yīng)當(dāng)盡量保持一致性，一些全局的信號（clock，reset）在每個子模塊中都有相同的名字，兩個子模塊的接口信號也應(yīng)當(dāng)一致。在信號列表中，以注釋形式指明信號的方向 my_module ( my_signal, / input from other_module );可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則命名命名信號的命名信號的命名 在模塊的例化過程中采用信號名稱連形式，避免使用指明位置的形式，并且每行例化一個信號 my_module my_module_inst( .signal (signal), /signal input from other module .a_b

16、us (a_bus), /address bus from core module ); 在信號列表中，將clk、reset等扇出較大的信號列在最后，統(tǒng)一規(guī)范，便于閱讀 my_module ( signals_to_from_block_A,/ description signals_to_from_block_B,/ description reset, clk ); 命名要盡量顯得有意義，說明它的用途、目的、功能等可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則命名命名同步觸發(fā)器的命名同步觸發(fā)器的命名 如果有異步信號需要同步，那么該同步觸發(fā)器的命名建議加上“synch”，如synch_sta

17、ge_1時鐘信號的命名時鐘信號的命名 全局時鐘以clk命名 其他時鐘信號的命名需要包含相關(guān)的頻率信息，如clk_32k文件的命名文件的命名 一個文件只能包含一個模塊，而文件名應(yīng)該與模塊名相同，這樣做可以方便修改設(shè)計可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則編碼風(fēng)格編碼風(fēng)格利用縮進(jìn)來顯示代碼的邏輯結(jié)構(gòu)，縮進(jìn)一致，并以利用縮進(jìn)來顯示代碼的邏輯結(jié)構(gòu)，縮進(jìn)一致，并以Tab為為單位單位語句塊之間由語句塊之間由begin和和end劃分清楚劃分清楚首行縮進(jìn)使得代碼結(jié)構(gòu)清晰，可讀性增強首行縮進(jìn)使得代碼結(jié)構(gòu)清晰，可讀性增強同一個層次的所有語句左對齊同一個層次的所有語句左對齊initial、always等語句

18、塊的等語句塊的begin關(guān)鍵詞跟在本行的末關(guān)鍵詞跟在本行的末尾，相應(yīng)的尾，相應(yīng)的end關(guān)鍵詞與關(guān)鍵詞與initial、always對齊對齊對于時序單元必須采用非阻塞賦值對于時序單元必須采用非阻塞賦值組合邏輯采用阻塞賦值組合邏輯采用阻塞賦值不要將阻塞賦值和非阻塞賦值混合在一個程序塊中不要將阻塞賦值和非阻塞賦值混合在一個程序塊中保證敏感列表完整，避免仿真和綜合過程中出現(xiàn)功能錯誤保證敏感列表完整，避免仿真和綜合過程中出現(xiàn)功能錯誤盡量不使用循環(huán)結(jié)構(gòu)盡量不使用循環(huán)結(jié)構(gòu)對代碼加上適當(dāng)?shù)淖⑨寣Υa加上適當(dāng)?shù)淖⑨尵幋a風(fēng)格編碼風(fēng)格阻塞賦值阻塞賦值Data_Out所賦的值將是信號所賦的值將是信號Intermedi

19、ate_Variable的新值，即的新值，即In_A & In_B reg Data_Out; reg Intermediate_Variable; always (In_A, In_B) begin Intermediate_Variable = In_A & In_B; Data_Out = Intermediate_Variable; end編碼風(fēng)格編碼風(fēng)格非阻塞賦值非阻塞賦值Data_Out所賦的值將是所賦的值將是Intermediate Variable原來原來的值，所以在進(jìn)行代碼編寫時必須根據(jù)功能需求來決定采的值，所以在進(jìn)行代碼編寫時必須根據(jù)功能需求來決定采用何種賦

20、值形式。用何種賦值形式。 reg Data_Out; reg Intermediate_Variable; always (In_A, In_B, Intermediate_Variable) begin Intermediate_Variable = In_A & In_B; Data_Out = Intermediate_Variable; end可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則綜合考慮綜合考慮每個模塊盡可能只使用一個主時鐘每個模塊盡可能只使用一個主時鐘復(fù)位信號以復(fù)位信號以“reset”命名，表示高電平有效，如果低電平命名，表示高電平有效，如果低電平有效則命名為有效則

21、命名為“reset_b”。通常來說復(fù)位信號為異步信號。通常來說復(fù)位信號為異步信號模塊的分割最好能夠使得在模塊內(nèi)部的輸入和輸出端直接模塊的分割最好能夠使得在模塊內(nèi)部的輸入和輸出端直接和觸發(fā)器相連接，這樣在綜合的過程中，時序約束的設(shè)置和觸發(fā)器相連接，這樣在綜合的過程中，時序約束的設(shè)置將非常方便將非常方便不在數(shù)據(jù)通路上的觸發(fā)器都需要有復(fù)位信號不在數(shù)據(jù)通路上的觸發(fā)器都需要有復(fù)位信號數(shù)據(jù)通路上觸發(fā)器的復(fù)位信號根據(jù)流水線的劃分來設(shè)置數(shù)據(jù)通路上觸發(fā)器的復(fù)位信號根據(jù)流水線的劃分來設(shè)置如果電路中同時存在具備復(fù)位信號的觸發(fā)器和不具備復(fù)位如果電路中同時存在具備復(fù)位信號的觸發(fā)器和不具備復(fù)位信號的觸發(fā)器，不要將它們放在

22、一個程序塊中信號的觸發(fā)器，不要將它們放在一個程序塊中在在case語句中，指明所有可能出現(xiàn)的情況，如果不需要所語句中，指明所有可能出現(xiàn)的情況，如果不需要所有情況，加上有情況，加上default語句語句可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)則綜合考慮綜合考慮代碼的描述應(yīng)該盡量簡單代碼的描述應(yīng)該盡量簡單盡量保證每個模塊的簡練和易讀性，如果模塊太大時可以盡量保證每個模塊的簡練和易讀性，如果模塊太大時可以考慮將其劃分為幾個子模塊考慮將其劃分為幾個子模塊在內(nèi)部邏輯中避免使用三態(tài)邏輯在內(nèi)部邏輯中避免使用三態(tài)邏輯不要在代碼描述中加入不要在代碼描述中加入specify語句去規(guī)定多周期路徑語句去規(guī)定多周期路

23、徑避免觸發(fā)器在綜合過程中生成鎖存器，在避免觸發(fā)器在綜合過程中生成鎖存器，在if else語句中，語句中，如果設(shè)計沒有很好地覆蓋到各種情況，就很有可能綜合產(chǎn)如果設(shè)計沒有很好地覆蓋到各種情況，就很有可能綜合產(chǎn)生一些鎖存器的結(jié)構(gòu)生一些鎖存器的結(jié)構(gòu)盡量避免異步邏輯、帶有反饋環(huán)的組合電路及自同步邏輯盡量避免異步邏輯、帶有反饋環(huán)的組合電路及自同步邏輯盡量把需要綜合的代碼置于節(jié)點模塊，層次化模塊僅起到盡量把需要綜合的代碼置于節(jié)點模塊，層次化模塊僅起到連接節(jié)點模塊的作用連接節(jié)點模塊的作用輸入和輸出信號在聲明的時候默認(rèn)為輸入和輸出信號在聲明的時候默認(rèn)為wire類型類型可綜合可綜合RTL代碼的編寫準(zhǔn)則代碼的編寫準(zhǔn)

24、則綜合考慮綜合考慮避免不必要的函數(shù)調(diào)用，重復(fù)的函數(shù)調(diào)用會增加綜合次數(shù)避免不必要的函數(shù)調(diào)用，重復(fù)的函數(shù)調(diào)用會增加綜合次數(shù)，不僅造成電路面積的浪費，還會使綜合時間變長，不僅造成電路面積的浪費，還會使綜合時間變長通常在通常在Verilog語言中，有語言中，有always和和initial兩個程序塊兩個程序塊，synopsys的綜合工具忽略的綜合工具忽略initial程序塊，并將產(chǎn)生警程序塊，并將產(chǎn)生警告告在綜合過程中，工具將忽略電路中的延時語句在綜合過程中，工具將忽略電路中的延時語句利用綜合進(jìn)行代碼質(zhì)量檢查利用綜合進(jìn)行代碼質(zhì)量檢查作為一個前端設(shè)計工程師，在作為一個前端設(shè)計工程師，在RTL代碼編寫好后

25、，無論是代碼編寫好后，無論是否負(fù)責(zé)代碼的綜合，在提交否負(fù)責(zé)代碼的綜合，在提交RTL代碼之前，都應(yīng)該檢查代碼之前，都應(yīng)該檢查RTL代碼的可綜合性代碼的可綜合性 在綜合的log file中，可能有出錯的警告嗎？是否逐條檢查了這些警告？ 在綜合的log file中，除了會報出RTL的問題外，還會報出約束條件是否存在的問題 在時序分析報告中，哪里是設(shè)計的關(guān)鍵路徑？它們是設(shè)計者所想得到的嗎？不滿足時序要求的原因明顯嗎？能通過簡單修改代碼就解決嗎？能隔離這條路徑或者它是一大堆邏輯中的一部分嗎？ 在設(shè)計中有多少路徑違反了時序約束，違反了多少，這是對結(jié)果質(zhì)量的度量，也是對“還有多少工作要做”的度量。 這些違反時序的路徑是否是公用起始點或終止點 關(guān)鍵路徑里包含多少級邏輯單元內(nèi)容大綱內(nèi)容大綱編寫編寫RTL代碼之前的準(zhǔn)備代碼之前的準(zhǔn)備可綜合可綜合RTL代碼編寫指南代碼編寫指南調(diào)用調(diào)用Synopsys DesignWare來優(yōu)化設(shè)計來優(yōu)化設(shè)計調(diào)用調(diào)用Synopsys DesignWare優(yōu)化設(shè)計優(yōu)化設(shè)