(完整版)華為fpga設(shè)計(jì)流程指南

1、FPG破計(jì)流程指南 Z 、. 刖百本部門所承擔(dān)的FPGA 設(shè)計(jì)任務(wù)主要是兩方面的作用：系統(tǒng)ASIC 的原型驗(yàn)證。編寫本流程的目的是：在于規(guī)范整個(gè)設(shè)計(jì)流程，實(shí)現(xiàn)開發(fā)的合理性、一致性、高效性。形成風(fēng)格良好和完整的文檔。實(shí)現(xiàn)在 FPGA 不同廠家之間以及從FPGA 到 ASIC 的順利移植。便于新員工快速掌握本部門FPGA 的設(shè)計(jì)流程。FPGA 器件以 Altera 的為主，所以下面的 例 子 也 以 Altera 為 例 ， 工 具 組 合 為 modelsim LeonardoSpectrum/FPGACompilerII + Quartus ， 但原則和方法對于其他廠家和工具也是基本適用的。V

2、1 .基于HDL的FPGA設(shè)計(jì)流程概述 11.1 設(shè)計(jì)流程圖11.2 關(guān)鍵步驟的實(shí)現(xiàn)21.2.1 功能仿真21.2.2 邏輯綜合21.2.3 前仿真31.2.4 布局布線31.2.5 后仿真(時(shí)序仿真) 42 . Verilog HDL 設(shè)計(jì)42.1 編程風(fēng)格(Coding Style)要求 42.1.1 文件42.1.2 大小寫52.1.3 標(biāo)識符52.1.4 參數(shù)化設(shè)計(jì)52.1.5 空行和空格52.1.6 對齊和縮進(jìn)52.1.7 注釋52.1.8 參考C語言的資料52.1.9 可視化設(shè)計(jì)方法62.2 可綜合設(shè)計(jì)62.3 設(shè)計(jì)目錄63 .邏輯仿真63.1 測試程序(test bench) 7

3、3.2 使用預(yù)編譯庫74 .邏輯綜合84.1 邏輯綜合的一些原則 84.1.1 關(guān)于 LeonardoSpectrum84.1.2 大視模設(shè)計(jì)的綜合 84.1.3 必須重視工具產(chǎn)生的警告信息 84.2 調(diào)用模塊的黑盒子(Blackbox)方法8參考10修訂紀(jì)錄101 .基于HDL的FPGA設(shè)計(jì)流程概述1.1 設(shè)計(jì)流程圖(1)設(shè)計(jì)定義2 2) HDL實(shí)現(xiàn)(3)功能仿真 1邏輯仿真器(4)邏輯綜合邏輯綜合器(5)前仿真 ,邏輯仿真器(6)布局布線FPGA廠家工具(8)靜態(tài)時(shí)序分析(7)后仿真邏輯仿真器(9)在系統(tǒng)測試說明:邏輯仿真器主要指 modelsim, Verilog-XL等。邏輯綜合器主要

4、指LeonardoSpectrum、Synplify、FPGAExpress/FPGA Compiler 等。FPGA 廠家工具指的是如 Altera 的 Max+PlusII、QuartusII,Xilinx 的 Foundation、Alliance、ISE4.1 等。1.2關(guān)鍵步驟的實(shí)現(xiàn)1.2.1 功能仿真調(diào)用模塊的行為仿真模型測試程序t test bench)測試數(shù)據(jù)邏輯仿真器說明:“調(diào)用模塊的行為仿真模型”指的是 RTL代碼中引用的由廠家提供的宏模塊/IP,如Altera提供的LPM庫中的乘法器、存儲(chǔ) 器等部件的行為模型。1.2.2 邏輯綜合調(diào)用模塊的黑盒子接口邏輯綜合器說明：“調(diào)用

5、模塊的黑盒子接口”的導(dǎo)入，是由于 RTL代碼調(diào)用了 一些外部模塊，而這些外部模塊不能被綜合或無需綜合， 但邏輯 綜合器需要其接口的定義來檢查邏輯弁保留這些模塊的接口。1.2.3 前仿真HDL網(wǎng)表 (netlist)調(diào)用模塊的行為仿真模型測試程序(test bench)測試數(shù)據(jù)邏輯仿真器說明：一般來說，對 FPGA設(shè)計(jì)這一步可以跳過不做，但可用于debug綜合有無問題。1.2.4 布局布線調(diào)用模塊的綜合模型設(shè)置布局布線 約束條件邏輯綜合器EDIF網(wǎng)表(netlist) ST下載/編程文件HDL網(wǎng)表(netlist)1.2.5 后仿真（時(shí)序仿真）FPGA廠家工具2. Verilog HDL 設(shè)計(jì)基

6、于將來設(shè)計(jì)轉(zhuǎn)向 ASIC的方便，本部門的設(shè)計(jì)統(tǒng)一采用 Verilog HDL ,但針對混合設(shè)計(jì)和混合仿真的趨勢，所有開發(fā)人 員也應(yīng)能讀懂VHDL oVerilog HDL的學(xué)習(xí)可參考12。2.1 編程風(fēng)格(Coding Style )要求2.1.1 文件(1)每個(gè)模塊(module) 一般應(yīng)存在于單獨(dú)的源文件中， 通常源文件名與所包含模塊名相同。（ 2） 每個(gè)設(shè)計(jì)文件開頭應(yīng)包含如下注釋內(nèi)容：年份及公司名稱。作者。文件名。所屬項(xiàng)目。頂層模塊。模塊名稱及其描述。修改紀(jì)錄。請參考標(biāo)準(zhǔn)示例程序3。2.1.2 大小寫（ 1） 如無特別需要，模塊名和信號名一律采用小寫字母。（2）為醒目起見，常數(shù)（'

7、;define定義）/參數(shù)（parameter定 義）采用大寫字母。2.1.3 標(biāo)識符（ 1） 標(biāo)識符采用傳統(tǒng)C 語言的命名方法，即在單詞之間以«二 分開，如： max_delay、data_size等等。（ 2） 采用有意義的、能反映對象特征、作用和性質(zhì)的單詞命名標(biāo)識符，以增強(qiáng)程序的可讀性。（ 3） 為避免標(biāo)識符過于冗長，對較長單詞的應(yīng)當(dāng)采用適當(dāng)?shù)目s寫形式，如用buff'代替'bufferena'代替 'enable', addr'代替'address'等。2.1.4 參數(shù)化設(shè)計(jì)為了源代碼的可讀性和可移植性起見，不要在

8、程序中直接寫特定數(shù)值，盡可能采用'define語句或paramater語句定義常數(shù)或 參數(shù)。2.1.5 空行和空格（ 1） 適當(dāng)?shù)卦诖a的不同部分中插入空行，避免因程序擁擠不利閱讀。（ 2） 在表達(dá)式中插入空格，避免代碼擁擠，包括：賦值符號兩邊要有空格；雙目運(yùn)算符兩邊要有空格；單目運(yùn)算符和操作數(shù)之間可沒有空格，示例如下：a<=b;c<=a + b;if （a = b） then .a<=a & c;2.1.6 對齊和縮進(jìn)（ 1） 不要使用連續(xù)的空格來進(jìn)行語句的對齊。（ 2） 采用制表符Tab 對語句對齊和縮進(jìn)，Tab 鍵采用 4 個(gè)字符寬度 ，可在編輯器中設(shè)置

9、。（ 3） 各種嵌套語句尤其是if.else 語句，必須嚴(yán)格的逐層縮進(jìn)對齊。2.1.7 注釋必須 加入詳細(xì)、清晰的注釋行以增強(qiáng)代碼的可讀性和可移植性，注釋內(nèi)容占代碼篇幅不應(yīng)少于30%。2.1.8 參考 C 語言的資料要形成良好的編程風(fēng)格，有許多細(xì)節(jié)需要注意，可以參考資料 4 ，雖然它是針對C 語言的討論，但由于Verilog HDL 和 C語言的形式非常近似，所以里面提到的很多原則都是可以借鑒的。2.1.9 可視化設(shè)計(jì)方法為提高設(shè)計(jì)效率和適應(yīng)協(xié)同設(shè)計(jì)的方式，可采用可視化的設(shè)計(jì)方法，Mentor Grahpics 的 Renoir 軟件提供了非常好的設(shè)計(jì)模式。2.2 可綜合設(shè)計(jì)用 HDL 實(shí)現(xiàn)電

10、路，設(shè)計(jì)人員對可綜合風(fēng)格的RTL 描述的掌握不僅會(huì)影響到仿真和綜合的一致性，也是邏輯綜合后電路可靠性和質(zhì)量好壞最主要的因素，對此應(yīng)當(dāng)予以充分的重視。學(xué)習(xí)可綜合的HDL 請參考 56 7 。學(xué)習(xí)設(shè)計(jì)的模塊劃分請參考8。2.3 設(shè)計(jì)目錄采用合理、條理清晰的設(shè)計(jì)目錄結(jié)構(gòu)有助于提高設(shè)計(jì)的效率、可維護(hù)性。建議采用類似下面的目錄結(jié)構(gòu):(1)(2)（源代碼）（綜合）（仿真）（布局布線）（源代碼）（仿真）（綜合）（布局布線）（布局布線）（綜合）（仿真）（源代碼）3. 邏輯仿真考慮到性能和易用性，首選的邏輯仿真器是Mentor Graphics的 modelsim。3.1 測試程序（test bench ）測試

11、程序?qū)τ谠O(shè)計(jì)功能和時(shí)序的驗(yàn)證有著舉足輕重的影響，測試激勵(lì)的完備性和真實(shí)性是關(guān)鍵所在，有以下原則須遵循：（ 1） 測試激勵(lì)輸入和響應(yīng)輸出采集的時(shí)序應(yīng)當(dāng)兼顧功能仿真（無延時(shí)）和時(shí)序仿真（有延時(shí)）的情況。（ 2） 對于周期較多的測試，為提高效率，盡可能采用程序語句來判斷響應(yīng)與標(biāo)準(zhǔn)結(jié)果是否一致，給出成功或出錯(cuò)標(biāo)志，而不是通過觀察波形來判斷。（ 3） 采用基于文件的測試是很好的辦法，即由 matlab 或 spw等系統(tǒng)工具產(chǎn)生測試數(shù)據(jù)，測試程序?qū)⑵渥x入產(chǎn)生激勵(lì)，再把響應(yīng)結(jié)果寫入到文件，再交給上述工具進(jìn)行處理或分析。（ 4） 仿真器支持幾乎所有的Verilog HDL 語法， 而不僅僅是常用的 RTL 的

12、描述， 應(yīng)當(dāng)利用這一點(diǎn)使測試程序盡可能簡潔、清楚，篇幅長的要盡量采用task 來描述。3.2 使用預(yù)編譯庫在進(jìn)行功能仿真和后仿真時(shí)都需要某些模塊的行為仿真模型和門級仿真模型，如Altera Quartus 里的220model.v（ LPM 模塊行為仿真模型）和 apex20ke_atoms.（v 20KE 系列門級仿真模型），為避免在不同的設(shè)計(jì)目錄中多次編譯這些模型，應(yīng)當(dāng)采用一次編譯，多次使用的方法。具體做法如下（以20KE 門級庫為例）：1 ： 在 某 個(gè) 工 作 目 錄 下 新 建 一 庫 名 apex20ke ， 將 apex20ke_atoms.v 編譯至 U其中。2：在圖形界面中的

13、Load Design 對話框中裝入仿真設(shè)計(jì)時(shí)，在 Verilog 標(biāo)簽下指定預(yù)編譯庫的完整路徑。（見下圖）4. 邏輯綜合目 前 可 用 的 FPGA 綜 合 工 具 有 Mentor Graphics 的 LeonardoSpectrum， Synplicity 的 Synplify 和 Synopsys 的 FPGA CompilerII/FPGA Express， LeonardoSpectrum 由于性能和速度最好，成為我們首選的綜合器，F(xiàn)PGA CompilerII/FPGA Express 由于可以和Design Compiler 代碼兼容也可用。見參考94.1 邏輯綜合的一些原則

14、HDL 代碼綜合后電路質(zhì)量的好壞主要取決于三個(gè)方面：RTL實(shí)現(xiàn)是否合理、對廠家器件特點(diǎn)的理解和對綜合器掌握的程度。參考 10中有比較全面的討論。4.1.1 關(guān)于 LeonardoSpectrumLeonardoSpectrum 對綜合的控制能力比較強(qiáng)，但使用也略為復(fù)雜， 故需要在使用前盡量熟悉其功能，才能取得較好的綜合結(jié)果。當(dāng)出現(xiàn)綜合結(jié)果不能滿足約束條件時(shí)，不要急于修改設(shè)計(jì)源文件，應(yīng)當(dāng)通過綜合器提供的時(shí)序和面積分析命令找出關(guān)鍵所 在，然后更改綜合控制或修改代碼。在LeonardoSpectrum 2000.1b以前的版本輸出的 .v網(wǎng)表都不能用于仿真。4.1.2 大規(guī)模設(shè)計(jì)的綜合分塊綜合當(dāng)設(shè)計(jì)

15、規(guī)模很大時(shí)，綜合也會(huì)耗費(fèi)很多時(shí)間。如果設(shè)計(jì)只更改某個(gè)模塊時(shí)，可以分塊綜合。如有設(shè)計(jì)top.v 包含 a.v 和 b.v兩個(gè)模塊，當(dāng)只修改 a.v的話，可以先單獨(dú)綜合b.v,輸出其網(wǎng)表b.edf,編寫一個(gè)b模塊的黑盒子接口b_syn.v,每次修改a.v后只綜合top.v、a.v、b_syn.v,將綜合后的網(wǎng)表和b.edf送去布線， 可以節(jié)約綜合b 模塊的時(shí)間。采用腳本命令當(dāng)設(shè)計(jì)規(guī)模比較大時(shí)，綜合控制也許會(huì)比較復(fù)雜，可以考慮采 用 腳 本 控 制 文件 的 方 式 進(jìn)行綜合 控 制， modelsim 、LeonardoSpectrum和 Quartus 都支持TCL (Tool CommandL

16、anguage) 語言， 采用腳本控制可以提供比圖形界面更靈活和更方便的控制手段。4.1.3 必須重視工具產(chǎn)生的警告信息綜合工具對設(shè)計(jì)進(jìn)行處理可能會(huì)產(chǎn)生各種警告信息，有些是可以忽略的，但設(shè)計(jì)者應(yīng)該盡量去除，不去除必須確認(rèn)每條警告的含義，避免因此使設(shè)計(jì)的實(shí)現(xiàn)產(chǎn)生隱患。這個(gè)原則對仿真和布局布線同樣適用。4.2 調(diào)用模塊的黑盒子（Black box ）方法使用黑盒子方法的原因主要有兩點(diǎn)：一是HDL代碼中調(diào)用了一些FPGA廠家提供的模塊（如Altera 的LPM模塊）或第三方提供的IP,這些模塊不需要綜合，而且 有些綜合器也不能綜合（如 FPGA CompilerII/FPGA Express 可以綜

17、合包含LPM 的代碼而LeonardoSpectrum 不能） 。因此須提供一個(gè)黑盒子接口給綜合器，所調(diào)用的模塊到布局布線時(shí)才進(jìn)行連接。二是方便代碼的移植，由于廠家提供的模塊或第三方提供的IP 通常都是與工藝有關(guān)的，直接在代碼中調(diào)用的話將不利于修 改，影響代碼移植。下面以調(diào)用Altera 的 LPM 庫中的乘法器為例來說明。調(diào)用這樣一個(gè)模塊需要這樣一個(gè)文件：mult8x8.v （可由 Quartus的MegaWizer Plug-in Manager 產(chǎn)生） ，代碼如下：/ mult8x8.vmodule mult8x8 (dataa, datab, result);input 7:0 dataa;input 7:0 datab;output 15:0 result;/ exemplar translate_off/ synopsys translate_offlpm_mult lpm_mult_component(.dataa(dataa),.datab(datab),.aclr(1'b0),.clock(1'b0),.clken(1'b0),.sum (1'