第十二講半導(dǎo)體存儲(chǔ)器

1、脈沖數(shù)字電路電子技術(shù)基礎(chǔ)（3）第十二講第十二講 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器2017年年11月月24日日半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器 半導(dǎo)體存儲(chǔ)器是用半導(dǎo)體器件來(lái)存儲(chǔ)二值信息的大規(guī)模集成電路 特點(diǎn)：集成度高、體積小、速度快、價(jià)格低、外圍電路簡(jiǎn)單且易于接口等 與寄存器相比，半導(dǎo)體存儲(chǔ)器的容量要大的多 應(yīng)用：幾乎遍及所有的數(shù)字電路系統(tǒng)，尤其在計(jì)算機(jī)工業(yè)領(lǐng)域，主要用以存放程序、數(shù)據(jù)和資料2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬2半導(dǎo)體存儲(chǔ)器的分類(lèi)半導(dǎo)體存儲(chǔ)器的分類(lèi) 只讀存儲(chǔ)器（ROM）：“其內(nèi)容只能讀出不能寫(xiě)入” 存儲(chǔ)的數(shù)據(jù)不會(huì)因斷電而消失，即數(shù)據(jù)具有非易失性 隨機(jī)存取存儲(chǔ)器（RAM）也叫做

2、讀/寫(xiě)存儲(chǔ)器：既能方便地讀出所存數(shù)據(jù)，又能隨時(shí)寫(xiě)入新的數(shù)據(jù) RAM的缺點(diǎn)是數(shù)據(jù)易失，即一旦掉電所存的數(shù)據(jù)全部丟失2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬3半導(dǎo)體存儲(chǔ)器的分類(lèi)半導(dǎo)體存儲(chǔ)器的分類(lèi)只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM)Read-Only Memory固定固定ROM（掩模（掩模 ROM）PROM（Programmable ROM）EPROM（Erasable Programmable ROM）E2PROM（Electrical Erasable Programmable ROM）快閃存儲(chǔ)器（快閃存儲(chǔ)器（Flash Memory）（組合邏輯器件）（組合邏輯器件）2022-5-15

3、核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬4隨機(jī)存取存儲(chǔ)器隨機(jī)存取存儲(chǔ)器(RAM) Random Access Memory SRAM (Static RAM)DRAM (Dynamic RAM)普通普通SRAM雙端口雙端口SRAMFIFOCAM（時(shí)序邏輯器件）（時(shí)序邏輯器件）半導(dǎo)體存儲(chǔ)器的主要指標(biāo)半導(dǎo)體存儲(chǔ)器的主要指標(biāo)存儲(chǔ)容量：存儲(chǔ)容量指存儲(chǔ)器所能存放的信息的多少 半導(dǎo)體存儲(chǔ)器的容量是以“位（Bit）”為單位 按一定位數(shù)進(jìn)行編組，稱為字 為區(qū)別各個(gè)不同的字，將存放同一個(gè)字的所有存儲(chǔ)單元編為一組，并賦予一個(gè)號(hào)碼，稱為地址 不同的字單元有不同的地址，從而在讀寫(xiě)操作時(shí)可按照地址選擇欲訪問(wèn)的單元 字單元

4、也稱為地址單元 以8位二進(jìn)制數(shù)為一個(gè)單元，稱為一個(gè)“字節(jié)（Byte）” 存儲(chǔ)器的容量=字長(zhǎng)（n）字?jǐn)?shù)（m） 常用單位有： 1KBit =210Bit =1024 Bit; （ K字節(jié)KByte，1 KByte =210Byte) 1MBit =220Bit =1024 KBit; （兆字節(jié)MByte，1 MByte =220Byte) 1GBit =230Bit =1024 MBit; （千兆字節(jié)GByte，1 GByte =230Byte) 存取時(shí)間：存儲(chǔ)器的讀寫(xiě)周期 存取時(shí)間越短，存儲(chǔ)器的工作頻率越高功耗2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬5第七章第七章 半導(dǎo)體存儲(chǔ)器半

5、導(dǎo)體存儲(chǔ)器7.1 只讀存儲(chǔ)器（ROM） 7.1.1 ROM的基本結(jié)構(gòu) 7.1.2 二維譯碼與存儲(chǔ)陣列 7.1.3 可編程ROM 7.1.4 ROM讀操作實(shí)例 7.1.5 ROM應(yīng)用舉例7.2 隨機(jī)存取存儲(chǔ)器（RAM） 7.2.1 靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM） 7.2.2 同步SRAM 7.2.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM） 7.2.4 存儲(chǔ)容量的擴(kuò)展 7.2.5 RAM應(yīng)用舉例可編程邏輯器件簡(jiǎn)介2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬6只讀存儲(chǔ)器（只讀存儲(chǔ)器（ROMROM）最大特點(diǎn)：數(shù)據(jù)的非易失性 電源斷電時(shí)數(shù)據(jù)依然存在，通電后仍可使用 這是只讀存儲(chǔ)器得到廣泛應(yīng)用的根本原

6、因一般用于需要長(zhǎng)期存放的程序、表格、函數(shù)及常數(shù)、符號(hào)等數(shù)據(jù) 最常見(jiàn)的例子存儲(chǔ)計(jì)算機(jī)的引導(dǎo)程序（Bios）數(shù)據(jù)一般需使用專(zhuān)用裝置寫(xiě)入，數(shù)據(jù)一旦寫(xiě)入，不能隨意改動(dòng)只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM)Read-Only Memory)固定固定ROM（掩模（掩模 ROM）PROM（Programmable ROM）EPROM（Erasable Programmable ROM）E2PROM（Electrical Erasable Programmable ROM）快閃存儲(chǔ)器（快閃存儲(chǔ)器（Flash Memory）可編程可編程ROM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬7ROM的基本結(jié)構(gòu)的基

7、本結(jié)構(gòu) 三部分電路： 地址譯碼 存儲(chǔ)矩陣 輸出控制電路 三類(lèi)信號(hào)線： 地址線 數(shù)據(jù)線 控制線 讀寫(xiě)控制、片選信號(hào)等2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬8存儲(chǔ)矩陣存儲(chǔ)矩陣輸出控制電路輸出控制電路地址譯碼器地址譯碼器數(shù)據(jù)輸出數(shù)據(jù)輸出控制信號(hào)輸入控制信號(hào)輸入地址輸入地址輸入ROM電路的基本結(jié)構(gòu)電路的基本結(jié)構(gòu)固定固定ROM（掩模（掩模ROM）2線-4線譯碼器A1A0Y1Y0Y2Y3D3D2D1D0A1A0OE字線位線存儲(chǔ)陣列輸出控制電路+5V二極管二極管ROM結(jié)構(gòu)結(jié)構(gòu)掩模技術(shù)制造，出廠后無(wú)法修改掩模技術(shù)制造，出廠后無(wú)法修改二極管型、雙極性三極管型、二極管型、雙極性三極管型、MOS管

8、型管型01101100104個(gè)地址單元，地址線個(gè)地址單元，地址線2根根字長(zhǎng)：字長(zhǎng)：4 組合電路，給定一組輸入（地址）可得一組輸出組合電路，給定一組輸入（地址）可得一組輸出（內(nèi)容）（內(nèi)容）字線與位線交叉處相當(dāng)于一個(gè)字線與位線交叉處相當(dāng)于一個(gè)存儲(chǔ)單元存儲(chǔ)單元有有無(wú)二極管代表無(wú)二極管代表1或或02022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬9固定固定ROM（掩模（掩模ROM）二極管二極管ROM結(jié)構(gòu)結(jié)構(gòu)N溝道溝道MOS管存儲(chǔ)矩陣管存儲(chǔ)矩陣2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬10二維譯碼（雙譯碼）二維譯碼（雙譯碼）優(yōu)點(diǎn)：減小譯碼電路的規(guī)模減少譯碼延時(shí)減少連接線采用8256譯

9、碼：256個(gè)8輸入與門(mén)8個(gè)反相緩沖器256根譯碼輸出線采用二維譯碼：16個(gè)4輸入與門(mén)16個(gè)5輸入與門(mén)一個(gè)16輸入或門(mén)32根譯碼輸出線8個(gè)反相緩沖器0001000110101000實(shí)現(xiàn)實(shí)現(xiàn)2561位的位的ROM？2022-5-1511通常存儲(chǔ)器中的存儲(chǔ)單元被排列成矩陣形式地址的選擇通過(guò)地址譯碼電路實(shí)現(xiàn)，通常采用二維譯碼（雙譯碼）電路結(jié)構(gòu)： 行地址譯碼和列地址譯碼，它們的輸出就分別作為存儲(chǔ)矩陣的行、列地址選擇線 雙譯碼結(jié)構(gòu)有利于減少內(nèi)部連線和譯碼延時(shí) 地址單元的個(gè)數(shù)N與二進(jìn)制地址碼的位數(shù)n滿足關(guān)系式：N=2n32 X 32 的矩陣的矩陣5個(gè)行地址，產(chǎn)生個(gè)行地址，產(chǎn)生32根行地址選擇線根行地址選擇線

10、3個(gè)列地址，每個(gè)列地址，每4列單元接在相同的列地址譯碼線，組成一個(gè)列單元接在相同的列地址譯碼線，組成一個(gè)字列字列，所以每行有，所以每行有8個(gè)字個(gè)字行地址譯碼：行地址譯碼：5線線32線譯碼電路；線譯碼電路； 列地址譯碼：列地址譯碼：3線線8線譯碼電路線譯碼電路2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬12二維譯碼（雙譯碼）二維譯碼（雙譯碼）PROM結(jié)構(gòu)結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬13譯碼器輸出高電平有效熔斷絲結(jié)構(gòu)（或反熔絲PLICE結(jié)構(gòu)）出廠時(shí)全部為“1”(0)，若使某些單元為“0” (1)，只需用專(zhuān)用編程器，加大電流將其燒斷(接通)即可熔絲燒斷后不

11、能恢復(fù)，PROM只能寫(xiě)一次EPROM存儲(chǔ)器存儲(chǔ)器浮柵管浮柵管(FAMOS)寫(xiě)入： 輸入地址使要寫(xiě)入數(shù)據(jù)的單元所在行線為低電平 在應(yīng)該寫(xiě)1的位線上加負(fù)高電壓脈沖讀出： 輸入指定的地址，相應(yīng)的行線給出低電平 該行線對(duì)應(yīng)的一行單元中柵極已注入電荷的浮柵管導(dǎo)通，所接位線為地（高電平）；反之為低(Floating-gate Avalanche Injection MOS)PMOS2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬14EPROMEPROM存儲(chǔ)器存儲(chǔ)器疊柵管疊柵管(SIMOS)(SIMOS)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬15結(jié)構(gòu)及符號(hào)結(jié)構(gòu)及符號(hào)開(kāi)啟電壓變高開(kāi)啟

12、電壓變高 浮柵：一個(gè)無(wú)引線的柵極，當(dāng)浮柵上無(wú)電荷時(shí)，為普通的浮柵：一個(gè)無(wú)引線的柵極，當(dāng)浮柵上無(wú)電荷時(shí)，為普通的N溝道溝道MOS管（相當(dāng)于存儲(chǔ)數(shù)據(jù)管（相當(dāng)于存儲(chǔ)數(shù)據(jù)“0”） 若漏源間加正電壓若漏源間加正電壓(12V），漏極與襯底間），漏極與襯底間PN結(jié)產(chǎn)生雪崩擊穿；控制柵上加脈沖高壓結(jié)產(chǎn)生雪崩擊穿；控制柵上加脈沖高壓(12V)，產(chǎn)生的高能電子穿過(guò)絕緣層在浮柵上堆積負(fù)電荷產(chǎn)生的高能電子穿過(guò)絕緣層在浮柵上堆積負(fù)電荷 漏漏-柵間高壓移去后，浮柵上電荷沒(méi)有放電回路，負(fù)電荷被保留在浮柵上，使柵間高壓移去后，浮柵上電荷沒(méi)有放電回路，負(fù)電荷被保留在浮柵上，使MOS管的開(kāi)啟電壓管的開(kāi)啟電壓升高升高 控制柵極的正

13、常控制柵極的正常+5V電壓不能產(chǎn)生正常的溝道，不能使電壓不能產(chǎn)生正常的溝道，不能使MOS管導(dǎo)通，相當(dāng)于該單元被寫(xiě)入管導(dǎo)通，相當(dāng)于該單元被寫(xiě)入“1” 消除浮柵上電荷可用紫外線或消除浮柵上電荷可用紫外線或X射線照射，使浮柵上電子形成光電流而泄流（照射射線照射，使浮柵上電子形成光電流而泄流（照射1530分鐘）分鐘） 數(shù)據(jù)寫(xiě)入和檫除均需專(zhuān)用設(shè)備數(shù)據(jù)寫(xiě)入和檫除均需專(zhuān)用設(shè)備(Stacked-gate Injection MOS)使用疊柵管的使用疊柵管的EPROM2561位的位的EPROM行、列地址譯碼器輸出高有效行、列地址譯碼器輸出高有效高高4位地址加到行地址譯碼器，選擇要讀的行位地址加到行地址譯碼器，選

14、擇要讀的行低低4位地址加到列地址譯碼器，從選中的一行位地址加到列地址譯碼器，從選中的一行存儲(chǔ)單元中選出要讀的位存儲(chǔ)單元中選出要讀的位/CS為片選信號(hào)為片選信號(hào)寫(xiě)入信號(hào)時(shí)漏極和柵極高壓信號(hào)的產(chǎn)生電路寫(xiě)入信號(hào)時(shí)漏極和柵極高壓信號(hào)的產(chǎn)生電路沒(méi)有畫(huà)出沒(méi)有畫(huà)出使用通用或?qū)Ｓ镁幊唐鲗?xiě)入使用通用或?qū)Ｓ镁幊唐鲗?xiě)入用紫外線或用紫外線或X射線一次全部擦除射線一次全部擦除核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬E2PROM隧道隧道MOS管結(jié)構(gòu)管結(jié)構(gòu)(Flotox MOS)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬17也是使用浮柵技術(shù)的可編程存儲(chǔ)器“隧道效應(yīng)”：若控制柵-漏極間加高壓，形成強(qiáng)電場(chǎng)，電子穿過(guò)

15、絕緣層在浮柵上堆積負(fù)電荷（源、漏極均接地）相反，若控制柵接地，漏極加一正電壓，可產(chǎn)生相反的過(guò)程，即浮柵放電，即所謂的電擦除，電擦除過(guò)程就是改寫(xiě)過(guò)程電擦除時(shí)間為毫秒數(shù)量級(jí)（按字擦除），大大快于EPROM單電源供電（內(nèi)部有電壓提升電路）(Floating-gate Tunnel Oxide MOS)快閃存儲(chǔ)器存儲(chǔ)單元的快閃存儲(chǔ)器存儲(chǔ)單元的MOSMOS管結(jié)構(gòu)管結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬18結(jié)構(gòu)與EPROM的SIMOS管類(lèi)似，但有兩點(diǎn)不同： 源、漏極N區(qū)較大，并與浮柵有一個(gè)很小的重疊部分 浮柵與襯底之間的氧化絕緣層厚度更薄寫(xiě)入方法類(lèi)似于EPROM：漏極接6V，源極接地

16、，控制柵加12V脈沖擦除方法是利用“隧道效應(yīng)”：在源極加正12V電壓，控制柵為0電壓，從而在重疊部分形成隧道，進(jìn)行浮柵放電數(shù)據(jù)的擦除和寫(xiě)入是分開(kāi)進(jìn)行的源極連在一起，整片擦除，幾秒鐘即可完成單管電路，集成度高ROM操作實(shí)例操作實(shí)例2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬19ROM讀操作時(shí)序讀操作時(shí)序2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬20 地址輸入端加欲讀取單元的地址 片選信號(hào)/CE有效 輸出使能信號(hào)/OE有效，經(jīng)過(guò)一定延時(shí)后，有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)線上 使片選信號(hào)/CE或輸出使能信號(hào)/OE無(wú)效，經(jīng)過(guò)一定延時(shí)后，數(shù)據(jù)線呈高阻，讀出過(guò)程結(jié)束ROM的應(yīng)用的應(yīng)用可用來(lái)實(shí)

17、現(xiàn)組合邏輯函數(shù)可用來(lái)實(shí)現(xiàn)組合邏輯函數(shù)尤其多輸入、多輸出邏輯函數(shù)尤其多輸入、多輸出邏輯函數(shù)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬21第七章第七章 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬227.1 只讀存儲(chǔ)器（ROM） 7.1.1 ROM的基本結(jié)構(gòu) 7.1.2 二維譯碼與存儲(chǔ)陣列 7.1.3 可編程ROM 7.1.4 ROM讀操作實(shí)例 7.1.5 ROM應(yīng)用舉例7.2 隨機(jī)存取存儲(chǔ)器（RAM） 7.2.1 靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM） 7.2.2 同步SRAM 7.2.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM） 7.2.4 存儲(chǔ)容量的擴(kuò)展 7.

18、2.5 RAM應(yīng)用舉例可編程邏輯器件簡(jiǎn)介RAM的基本結(jié)構(gòu)的基本結(jié)構(gòu) 三部分電路：地址譯碼器存儲(chǔ)矩陣I/O控制電路 三類(lèi)信號(hào)線：地址線數(shù)據(jù)線控制線 讀寫(xiě)控制、片選信號(hào)等 形式：同步/異步RAM雙端口RAMFIFOCAM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬23存儲(chǔ)單元存儲(chǔ)單元I/O控制電路控制電路地址譯碼器地址譯碼器數(shù)據(jù)數(shù)據(jù)I/O控制信號(hào)輸入控制信號(hào)輸入地址輸入地址輸入RAM電路的基本結(jié)構(gòu)電路的基本結(jié)構(gòu)輸入輸入/ /輸出控制電路輸出控制電路 片選信號(hào)：片選信號(hào)：CS CS=1：G4、G5輸出為輸出為0，G1、G2、G3均處于高阻，均處于高阻，I/O與存儲(chǔ)器內(nèi)部完全與存儲(chǔ)器內(nèi)部完

19、全隔離，存儲(chǔ)器被禁止讀隔離，存儲(chǔ)器被禁止讀/寫(xiě)操作寫(xiě)操作 CS=0： G4、G5的輸出狀態(tài)取決于的輸出狀態(tài)取決于讀讀/寫(xiě)控制信號(hào)的高低，存儲(chǔ)器被選中，寫(xiě)控制信號(hào)的高低，存儲(chǔ)器被選中，根據(jù)讀根據(jù)讀/寫(xiě)控制信號(hào)的高低讀寫(xiě)控制信號(hào)的高低讀/寫(xiě)操作寫(xiě)操作 讀讀/寫(xiě)控制信號(hào)：寫(xiě)控制信號(hào)：R/W R/W=1：G5輸出為輸出為1，G3被打開(kāi)，被被打開(kāi)，被選中的存儲(chǔ)單元所存儲(chǔ)的數(shù)據(jù)出現(xiàn)在選中的存儲(chǔ)單元所存儲(chǔ)的數(shù)據(jù)出現(xiàn)在I/O端，存儲(chǔ)器執(zhí)行讀操作端，存儲(chǔ)器執(zhí)行讀操作 R/W=0：G4輸出為輸出為1， G1、G2被打開(kāi)，被打開(kāi)，出現(xiàn)在出現(xiàn)在 I/O端的數(shù)據(jù)以互補(bǔ)的形式出現(xiàn)在端的數(shù)據(jù)以互補(bǔ)的形式出現(xiàn)在內(nèi)部數(shù)據(jù)線上，

20、并被存入所選中的存儲(chǔ)內(nèi)部數(shù)據(jù)線上，并被存入所選中的存儲(chǔ)單元，存儲(chǔ)器執(zhí)行寫(xiě)操作單元，存儲(chǔ)器執(zhí)行寫(xiě)操作2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬24SRAM存儲(chǔ)單元存儲(chǔ)單元 T1T4：NMOS非門(mén)構(gòu)成基本SR鎖存器 T5, T6：本單元控制門(mén)，由行選擇線Xi控制 Xi =1； T5, T6導(dǎo)通，鎖存器與位線連通 Xi =0； T5, T6截止，鎖存器與位線隔離 T7, T8：一列存儲(chǔ)單元的公用控制門(mén)，由列選擇線Yj控制 Yj =1； T7, T8導(dǎo)通，外部數(shù)據(jù)線與位線連通 Yj =0； T7, T8截止，外部數(shù)據(jù)線與位線隔離 讀寫(xiě)條件： Xi = Yi =1，T5, T6 , T7,

21、 T8均導(dǎo)通2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬25特點(diǎn)：特點(diǎn)：數(shù)據(jù)由鎖存器記憶，只要不斷電，數(shù)據(jù)就能永久保存數(shù)據(jù)由鎖存器記憶，只要不斷電，數(shù)據(jù)就能永久保存管子多，功耗大管子多，功耗大時(shí)序邏輯電路時(shí)序邏輯電路SRAM典型的讀操作典型的讀操作2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬26SRAM典型的寫(xiě)操作典型的寫(xiě)操作2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬27同步同步SRAM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬28 基于MOS管柵極電容的電荷存儲(chǔ)效應(yīng) 數(shù)據(jù)不能長(zhǎng)久保存 漏電流 必須定期給電容補(bǔ)充電荷以避免數(shù)據(jù)的丟失再生或刷新

22、 常見(jiàn)形式： 三管動(dòng)態(tài)存儲(chǔ)單元 單管動(dòng)態(tài)存儲(chǔ)單元2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬29DRAM存儲(chǔ)單元存儲(chǔ)單元三管動(dòng)態(tài)存儲(chǔ)單元三管動(dòng)態(tài)存儲(chǔ)單元 存儲(chǔ)單元：MOS管T2及其柵極電容C邏輯0：C充上足夠的電荷，T2導(dǎo)通邏輯1：C上電荷放掉，T2截止 存儲(chǔ)單元選擇：選擇開(kāi)關(guān)T1、T3、T4、T5和行列選擇 Xi、YiXi：行選擇線 Xi=1， T1、 T3導(dǎo)通； Xi=0， T1、T3截止Yj：列選擇線 Yj=1， T4、 T5導(dǎo)通； Yj=0， T4、T5截止Xi、Yj同時(shí)為1，選中該存儲(chǔ)單元，并接通數(shù)據(jù)I/O通道 數(shù)據(jù)輸入/輸出：DI、DO 數(shù)據(jù)讀/寫(xiě)控制：G1、G2、G3

23、門(mén)和R/W線2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬30三管動(dòng)態(tài)存儲(chǔ)單元三管動(dòng)態(tài)存儲(chǔ)單元刷新原理：讀數(shù)據(jù)操作時(shí)，讀出數(shù)據(jù)同時(shí)經(jīng)過(guò)門(mén)G2、門(mén)G3和T1對(duì)電容C進(jìn)行充放電，自動(dòng)進(jìn)行刷新非讀寫(xiě)數(shù)據(jù)時(shí)間，啟動(dòng)刷新周期，使Xi=1，進(jìn)行特殊讀操作，數(shù)據(jù)經(jīng)G2、G3和T1對(duì)電容C進(jìn)行充電，但并不輸出（ Yj=0 ） 在刷新周期，一次進(jìn)行整個(gè)一行存儲(chǔ)單元的刷新2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬31單管動(dòng)態(tài)存儲(chǔ)單元單管動(dòng)態(tài)存儲(chǔ)單元2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬32 為了提高集成度，目前大容量DRAM的存儲(chǔ)單元普遍采用單管結(jié)構(gòu)存儲(chǔ)單元電容CS門(mén)控管

24、T雜散電容CW 讀出時(shí)： CS上的電荷向CW上轉(zhuǎn)移，因此位線上電壓VW為：由于CS數(shù)值遠(yuǎn)小于CW，則VW很小，需輸出放大器由于CS電荷讀出后減少，數(shù)據(jù)被破壞，需及時(shí)補(bǔ)充單管動(dòng)態(tài)存儲(chǔ)單元單管動(dòng)態(tài)存儲(chǔ)單元2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬33WSSSWSWSWSWSWCCCVjwCjwCjwCVZZZVV111+_VSZSZW+_VW戴維寧等效電路戴維寧等效電路單管動(dòng)態(tài)存儲(chǔ)單元單管動(dòng)態(tài)存儲(chǔ)單元DRAM的基本結(jié)構(gòu)的基本結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬34RAM存儲(chǔ)器容量的字長(zhǎng)（位數(shù)）擴(kuò)展存儲(chǔ)器容量的字長(zhǎng)（位數(shù)）擴(kuò)展通過(guò)芯片的并聯(lián)方式實(shí)現(xiàn)將RAM的地址

25、線，讀/寫(xiě)控制線和片選信號(hào)對(duì)應(yīng)地并聯(lián)起來(lái)，而各個(gè)芯片的數(shù)據(jù)I/O端作為字的各個(gè)位線 用用4K4位位RAM芯片芯片構(gòu)成構(gòu)成4K16位存儲(chǔ)器系統(tǒng)位存儲(chǔ)器系統(tǒng)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬35RAM存儲(chǔ)器容量的字?jǐn)?shù)擴(kuò)展存儲(chǔ)器容量的字?jǐn)?shù)擴(kuò)展通過(guò)外加譯碼器，控制芯片的片選輸入端實(shí)現(xiàn)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬36 例：用8K8位RAM芯片構(gòu)成32K8位的存儲(chǔ)器系統(tǒng): 使用一片2線4線譯碼器74139來(lái)提供4個(gè)片選信號(hào) 用最高位的相應(yīng)地址(A14、A13)參與片選信號(hào)的譯碼 譯碼器的輸出分別接至4片RAM的片選信號(hào)DPRAM (Dual-Port RA

26、M)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬37FIFO (First-in First-out RAM)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬38DDR(Double Data Rate) SRAM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬39QDR(Quad Data Rate) SRAM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬40從從IO方式上分類(lèi)方式上分類(lèi)RAM 同步RAM SSRAM、SDRAM 雙倍速率RAM DDR SRAM、DDR SDRAM 四倍速率RAM QDR SRAM、QDR SDRAM 異步RAM ASR

27、AM、EDO RAMEDO RAMSDR SDRAMDDR SDRAM2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬41CAM (Content-addressable memory)CAM：輸入：輸入內(nèi)容，查找出地址內(nèi)容，查找出地址普通普通RAM：輸入：輸入地址，輸出內(nèi)容地址，輸出內(nèi)容2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬42RAM存儲(chǔ)器的特點(diǎn)比較存儲(chǔ)器的特點(diǎn)比較SRAM使用靈活方便，易控制速度快數(shù)據(jù)的易失性，斷電后不能保存使用較多的晶體管/MOS管，電路復(fù)雜，集成度相對(duì)低功耗大DRAM控制復(fù)雜，需刷新控制速度慢數(shù)據(jù)的易失性，斷電后不能保存使用較少的晶體管/MOS

28、管和電容，電路簡(jiǎn)單，集成度相對(duì)高功耗小2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬43SRAMSRAM存儲(chǔ)單元存儲(chǔ)單元 Vs. DRAMVs. DRAM存儲(chǔ)單元存儲(chǔ)單元 特點(diǎn) SRAM的數(shù)據(jù)寫(xiě)入后，只要不斷電數(shù)據(jù)一直保存 DRAM上存儲(chǔ)的數(shù)據(jù)（電荷）不能長(zhǎng)期保存，因此必須定期給電容補(bǔ)充電荷，以避免所存儲(chǔ)數(shù)據(jù)丟失 結(jié)構(gòu) SRAM存儲(chǔ)單元是由基本SR鎖存器構(gòu)成的，所以使用較多的晶體管 DRAM存儲(chǔ)單元單元是以MOS管及其柵極電容為基礎(chǔ)構(gòu)成的，數(shù)據(jù)存于柵極電容中，使用較少的晶體管2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬44RAM應(yīng)用應(yīng)用2022-5-15核探測(cè)與核電子學(xué)國(guó)

29、家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬45第七章第七章 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬467.1 只讀存儲(chǔ)器（ROM） 7.1.1 ROM的基本結(jié)構(gòu) 7.1.2 二維譯碼與存儲(chǔ)陣列 7.1.3 可編程ROM 7.1.4 ROM讀操作實(shí)例 7.1.5 ROM應(yīng)用舉例7.2 隨機(jī)存取存儲(chǔ)器（RAM） 7.2.1 靜態(tài)隨機(jī)存取存儲(chǔ)器（SRAM） 7.2.2 同步SRAM 7.2.3 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM） 7.2.4 存儲(chǔ)容量的擴(kuò)展 7.2.5 RAM應(yīng)用舉例可編程邏輯器件簡(jiǎn)介北京正負(fù)電子對(duì)撞機(jī)升級(jí)北京正負(fù)電子對(duì)撞機(jī)升級(jí)BES III TOF讀出電子學(xué)讀出電子

30、學(xué)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬47用用ROM實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬48PROM的的PLD表示法表示法核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬行行/列地址譯碼列地址譯碼存儲(chǔ)矩陣存儲(chǔ)矩陣PLA (Programmable Logic Array)PLA和PROM相比有如下特點(diǎn)： PROM是與陣列固定、或陣列可編程，而PLA是與和或陣列全可編程 PROM與陣列是全譯碼的形式，而PLA是根據(jù)需要產(chǎn)生乘積項(xiàng)，從而減小了陣列的規(guī)模 PROM實(shí)現(xiàn)的邏輯函數(shù)采用最小項(xiàng)表達(dá)式來(lái)描述；而用PLA實(shí)現(xiàn)邏輯函數(shù)時(shí)，運(yùn)用簡(jiǎn)化后的最簡(jiǎn)與或

31、式 在PLA中，對(duì)多輸入、多輸出的邏輯函數(shù)可以利用公共的與項(xiàng)，因而提高了陣列的利用率2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬50PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu)Programmable Array Logic70年代末由年代末由MMI公司率先推出公司率先推出可編程與門(mén)陣列，固定連接或門(mén)陣列可編程與門(mén)陣列，固定連接或門(mén)陣列一般采用熔絲編程技術(shù)實(shí)現(xiàn)與門(mén)陣列的編程一般采用熔絲編程技術(shù)實(shí)現(xiàn)與門(mén)陣列的編程2022-5-1551PAL16L88個(gè)與-或陣列和8個(gè)三態(tài)反相輸出緩沖器引腳19和11輸入引腳1318輸出或輸入引腳12和19輸出2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬52

32、GAL的基本結(jié)構(gòu)的基本結(jié)構(gòu)Generic Array LogicLATTICE公司于公司于1985年首先推出年首先推出采用采用E2CMOS工藝工藝可編程與邏輯陣列可編程與邏輯陣列組成或邏輯陣列的個(gè)或門(mén)分別包含于個(gè)組成或邏輯陣列的個(gè)或門(mén)分別包含于個(gè)OLMC中，它們和與邏輯陣列的連接是固定的中，它們和與邏輯陣列的連接是固定的OLMC中包含一個(gè)或門(mén)、一個(gè)中包含一個(gè)或門(mén)、一個(gè)D觸發(fā)器和由觸發(fā)器和由個(gè)數(shù)據(jù)選擇器及異或門(mén)等一些門(mén)電路組成的控個(gè)數(shù)據(jù)選擇器及異或門(mén)等一些門(mén)電路組成的控制電路制電路OLMC典型的可編程器件的框圖典型的可編程器件的框圖EPLD(Erasable Programmable Logic

33、 Dvice)/CPLD(Complex Programmable Logic Dvice)和FPGA(Field Programmable Gate Array)一個(gè)二維的邏輯塊陣列 構(gòu)成了PLD器件的邏輯組成核心輸入輸出塊連接邏輯塊的互連資源 連線資源由各種長(zhǎng)度的連線線段組成，其中也有一些可編程的連接開(kāi)關(guān)，它們用于邏輯塊之間、邏輯塊與輸入輸出塊之間的連接2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬54基于乘積項(xiàng)（基于乘積項(xiàng)（Product-Term）的）的PLD結(jié)構(gòu)結(jié)構(gòu)CPLD/EPLD三塊結(jié)構(gòu)：宏單元(Marocell)宏單元是PLD的基本結(jié)構(gòu)，每個(gè)宏單元相當(dāng)于一個(gè)或多個(gè)GA

34、L邏輯可編程連線(PIA)信號(hào)的傳輸延遲時(shí)間是可預(yù)知的，有利于獲得高性能的數(shù)字系統(tǒng)I/O控制塊基于乘積項(xiàng)的PLD基本都是由E2PROM或Flash工藝制造的，一上電就可以工作，無(wú)需其他芯片配合基于乘積項(xiàng)的基于乘積項(xiàng)的PLD內(nèi)部結(jié)構(gòu)內(nèi)部結(jié)構(gòu)宏單元結(jié)構(gòu)宏單元結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬55乘積項(xiàng)結(jié)構(gòu)乘積項(xiàng)結(jié)構(gòu)PLD的邏輯實(shí)現(xiàn)原理的邏輯實(shí)現(xiàn)原理2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬56組合邏輯由乘積項(xiàng)陣列和乘積項(xiàng)選擇矩陣產(chǎn)生組合邏輯F=(A+B)*C*(/D)=A*C*/D + B*C*/DD觸發(fā)器直接利用宏單元中的可編程D觸發(fā)器來(lái)實(shí)現(xiàn)時(shí)鐘信號(hào)CLK

35、由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時(shí)鐘專(zhuān)用通道，直接連接到可編程觸發(fā)器的時(shí)鐘端可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳以上步驟都是由軟件自動(dòng)完成，不需要人為干預(yù)對(duì)于復(fù)雜電路，一個(gè)宏單元不能實(shí)現(xiàn)時(shí)需要通過(guò)并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再做為另一個(gè)宏單元的輸入查找表（查找表（Look-Up-Table) )的原理與結(jié)構(gòu)的原理與結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬57實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式 a,b,c,d 輸入邏輯輸出地址RAM中存儲(chǔ)的內(nèi)容00000000000001000010.0.01111111111

36、 FPGA多使用多使用4輸入的輸入的LUT每一個(gè)每一個(gè)LUT可以看成一個(gè)有可以看成一個(gè)有4位地址線的位地址線的161的的RAM當(dāng)用戶通過(guò)原理圖或語(yǔ)言描述了一個(gè)邏輯電路以后，開(kāi)發(fā)軟件自動(dòng)計(jì)算邏輯電路的所有可當(dāng)用戶通過(guò)原理圖或語(yǔ)言描述了一個(gè)邏輯電路以后，開(kāi)發(fā)軟件自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可輸出即可基于基于SRAM工藝，掉電后信息會(huì)丟失，需要外加一片專(zhuān)用配置芯片，在上電時(shí)由這工藝，掉電

37、后信息會(huì)丟失，需要外加一片專(zhuān)用配置芯片，在上電時(shí)由這個(gè)專(zhuān)用配置芯片把數(shù)據(jù)加載到個(gè)專(zhuān)用配置芯片把數(shù)據(jù)加載到FPGA中才可以正常工作中才可以正常工作LUTLUT結(jié)構(gòu)結(jié)構(gòu)PLDPLD的邏輯實(shí)現(xiàn)原理的邏輯實(shí)現(xiàn)原理2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬58A、B、C、D作為地址線連到到LUT，LUT中已經(jīng)事先寫(xiě)入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，實(shí)現(xiàn)組合邏輯D觸發(fā)器直接利用LUT后面D觸發(fā)器來(lái)實(shí)現(xiàn) 時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部時(shí)鐘專(zhuān)用通道，直接連接到觸發(fā)器的時(shí)鐘端可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳以上步驟都是由軟件自動(dòng)完成，不需要人為干預(yù) 對(duì)于一個(gè)LUT無(wú)法完成的的電路，就需要通過(guò)進(jìn)位邏輯將多個(gè)單元相連，這樣FPGA就可以實(shí)現(xiàn)復(fù)雜的邏輯Xilinx Spartan-II 芯片內(nèi)部結(jié)構(gòu)芯片內(nèi)部結(jié)構(gòu)2022-5-15核探測(cè)與核電子學(xué)國(guó)家重點(diǎn)實(shí)驗(yàn)室 劉樹(shù)彬59主要結(jié)構(gòu)： I/O塊 CLBs：一個(gè)CLB包括2個(gè)Slices，每個(gè)Slices包括兩個(gè)LUT，兩個(gè)觸發(fā)器和相關(guān)邏輯 可編程連線 RAM塊Xilinx其他系列，如XC400、SpartanXL、Virtex的結(jié)構(gòu)與此稍有不同Altera FLEX/ACEX 芯片的內(nèi)部結(jié)構(gòu)芯片的內(nèi)部結(jié)構(gòu)2022-5-15核探測(cè)與