DLL延遲鎖相環(huán)講解實用教案

1、1目錄(ml) DLL作用 PLL原理 數(shù)字倍頻(bi pn) 數(shù)字移相 DLL原理 DLL應(yīng)用第1頁/共33頁第一頁，共34頁。2DLL作用(zuyng)原因：FPGA芯片規(guī)模增大，工作頻率高，片內(nèi)時鐘分配質(zhì)量和時鐘延遲變得重要、傳統(tǒng)的時鐘樹無法保持片內(nèi)高速時鐘的精確同步(tngb)需求作用：1、消除時鐘延遲，可實現(xiàn)零傳輸延遲，使時鐘輸入信號與整個芯片內(nèi)部時鐘引腳之間偏差最小。每個DLL驅(qū)動兩個全局時鐘網(wǎng)絡(luò)。2、先進(jìn)的多時鐘控制。對Spartan-II系列FPGA有四個DLL，可實現(xiàn)2倍頻，以及使時鐘按1.5，2，2.5，3，4，5，8 ，16分頻時鐘(shzhng)樹零傳輸延遲PLL和DL

2、L主要有三個功能：參考page11,消除時鐘延遲；2,頻率合成(包括倍率和分頻)；3,時鐘校正(包括占空比和相移)第2頁/共33頁第二頁，共34頁。3時鐘(shzhng)樹圖示是典型的片上時鐘樹圖，共6級時鐘。先垂直(chuzh)方向后水平方向分配時鐘，各級時鐘最長線4mm。第一級時鐘4mm驅(qū)動2個第二級時鐘，第二級時鐘用3mm匹配線驅(qū)動4個第三級時鐘.(圖中只畫出上面部分，下部分未畫出)133233554566665典型(dinxng)的時鐘樹分布圖第3頁/共33頁第三頁，共34頁。4零傳輸(chun sh)延遲DLL技術(shù)能夠?qū)崿F(xiàn)零傳輸(chun sh)延遲，使分布于整個器件的時鐘引腳間的偏

3、差最小。零傳輸(chun sh)延遲指前面的時鐘信號經(jīng)過若干延時，能夠達(dá)到與后面的時鐘信號的同步，最終實現(xiàn)零傳輸(chun sh)延遲參考(cnko)時鐘延遲信號信號延時同步第4頁/共33頁第四頁，共34頁。5PLL鎖相環(huán)鎖相環(huán)由鑒相器、環(huán)路(hun l)濾波器和壓控振蕩器組成。鑒相器用來鑒別輸入信號Ui與輸出信號Uo之間的相位差 ，并輸出誤差電壓Ud 。Ud 中的噪聲和干擾成分被低通性質(zhì)的環(huán)路(hun l)濾波器濾除，形成壓控振蕩器（VCO）的控制電壓Uc 。 Uc作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率fo拉向環(huán)路(hun l)輸入信號頻率fi ，當(dāng)二者相等時，環(huán)路(hun l)被鎖定

4、，稱為入鎖。第5頁/共33頁第五頁，共34頁。6下圖是另一種PLL原理圖，控制電路由上圖的鑒相器和低通濾波器組成。調(diào)整振蕩器的頻率(pnl)和相位就可以補償時鐘分布造成的時間延遲壓控振蕩器控制(kngzh)邏輯電路時鐘分布(fnb)網(wǎng)絡(luò)PLL原理圖輸入時鐘輸出時鐘第6頁/共33頁第六頁，共34頁。7DPLL數(shù)字(shz)鎖相環(huán)數(shù)字鑒相器，數(shù)字低通濾波器，數(shù)字控制振蕩器；DPD比較clk_dpd與Data_in相位超前或滯后關(guān)系；DPL根據(jù)DPD輸出進(jìn)行加/減計數(shù)，達(dá)到一定模值，產(chǎn)生進(jìn)/借位對DCO控制，即實現(xiàn)對相位差控制和濾除DPD噪聲，clk_DLF是clk_DPD的兩倍；DCO利用外部時鐘

5、進(jìn)行分頻(fn pn)，其中分頻(fn pn)系數(shù)由DLF產(chǎn)生的信號調(diào)整，從而使輸出逼近輸入第7頁/共33頁第七頁，共34頁。8DLF digital low filterDPL根據(jù)DPD輸出的sign，sign _ready進(jìn)行加/減計數(shù)，達(dá)到模值時，產(chǎn)生進(jìn)/借位對DCO控制，即利用相位差控制；另外，因為只有噪聲連續(xù)出現(xiàn)的次數(shù)達(dá)到了計數(shù)器模值時才會產(chǎn)生對DCO的分頻系統(tǒng)調(diào)整，故可以產(chǎn)生濾除DPD噪聲的效果；此外clk_DLF是clk_DPD的兩倍，可以提高濾波精度；更智能的方法是利用鎖相環(huán)狀態(tài)檢測電路，當(dāng)沒有達(dá)到鎖定時，增大計數(shù)模值，使鎖相器快速進(jìn)入(jnr)穩(wěn)定；進(jìn)入(jnr)穩(wěn)定后，再逐

6、步減小模值，使其再度失鎖，如此可得最佳模值，提高鎖相精度。如下圖第8頁/共33頁第八頁，共34頁。9相比前面的DPLL，最主要的變化是增加了鎖相環(huán)檢測電路，用于檢測是否鎖定，原理(yunl)如下頁第9頁/共33頁第九頁，共34頁。10鎖相環(huán)檢測(jin c)電路由觸發(fā)器與單穩(wěn)態(tài)振蕩器構(gòu)成fin輸入?yún)⒖?cnko)時鐘，fout為鎖相器振蕩器輸出時鐘的移相90度fout對fin的抽樣送入單穩(wěn)態(tài)振蕩器鎖定狀態(tài)fout與fin有穩(wěn)定的相位關(guān)系 fout對fin抽樣應(yīng)全部為0或1這樣不會激發(fā)振蕩(zhndng)器振蕩(zhndng)，從而lock將輸出低電平；而失鎖狀態(tài)時fout與fin出現(xiàn)相位之間的

7、滑動，抽樣時就不會出現(xiàn)長時間的0或1，單穩(wěn)態(tài)振蕩(zhndng)器振蕩(zhndng)，使lock輸出高電平。鎖相環(huán)的鎖定狀態(tài)保持時間的認(rèn)定，可以通過設(shè)置振蕩(zhndng)器的性能。 第10頁/共33頁第十頁，共34頁。11微分(wi fn)型單穩(wěn)態(tài)觸發(fā)器 穩(wěn)態(tài)時,vi等于0,vd等于0,vi2等于vdd ,vo等于0，vo1等于vdd,電容Cd兩端的電壓等于0;觸發(fā)脈沖到達(dá)時,vi大于vth,vd大于vth,vo1等于0,vi2等于0,vo等于vdd,電容c開始充電,電路進(jìn)入暫穩(wěn)態(tài).當(dāng)電容c兩端的電壓上升到vth時,即vi2上升到vth時,vo等于0,電路退出暫穩(wěn)態(tài)，電路的輸出恢復(fù)到穩(wěn)態(tài)。

8、顯然，輸出脈沖寬度等于暫穩(wěn)態(tài)持續(xù)時間。路退出暫穩(wěn)態(tài)時,vd已經(jīng)回到0（這是電容cd和電阻rd構(gòu)成(guchng)的微分電路決定的,所以vo1等于vdd,vi2等于vth+vdd電容c通過G2輸入端的保護電路迅速放電。當(dāng)vi2下降到vdd時，電路內(nèi)部也恢復(fù)到穩(wěn)態(tài)。 因為CMOS門電路的輸入電阻很高，所以其輸入端可以認(rèn)為開路。電容(dinrng)cd和電阻rd構(gòu)成一個時間常數(shù)很小的微分電路，它能將較寬的矩形觸發(fā)脈沖vi變成較窄的尖觸發(fā)脈沖vd.第11頁/共33頁第十一頁，共34頁。12數(shù)字(shz)倍頻倍頻器的功能(gngnng)即在兩脈沖之間等間隔插入一定數(shù)量的脈沖，使經(jīng)過倍頻器的信號輸出頻率為

9、輸入頻率的整數(shù)倍。最簡單的數(shù)字倍頻器可將輸入時鐘進(jìn)行適當(dāng)延遲，然后與原始時鐘相異或，生成的信號為原信號的兩倍頻原始(yunsh)信號clk1延遲信號clk2異或輸出clk0輸出倍頻信號的脈寬由延遲器件決定，同時也可看出，這種電路也是信號邊沿檢測的一種電路第12頁/共33頁第十二頁，共34頁。13另一種方法常用的倍頻方法如圖：fc是數(shù)字倍頻器晶振的高頻時鐘，fi為輸入，fo為倍頻輸出。且fo =kfi，即fo是fi的K倍頻。圖中,fc對fi計數(shù)( j sh)Nfc /fi,再將N除以倍頻系數(shù)K所得商整數(shù)部分作為下一步分頻系數(shù)。則fo=fc /|N/k|.即 fo Kfi.第13頁/共33頁第十三

10、頁，共34頁。14利用數(shù)字倍頻器對信號進(jìn)行延時操作可以達(dá)到可控精度的移相操作。實現(xiàn)原理是把輸入信號的周期Tin轉(zhuǎn)化為原來的1/data，Tin/data即移相精度，即data倍頻。如data=360則精度為1度，data=720則精度為0.5度.然后利用得到的倍頻信號計數(shù)N延遲輸出原信號，就可以得到原信號的(N*單位精度)的移相信號。如：精度為1度時，只要(zhyo)利用倍頻信號計數(shù)90次，然后再輸出原信號，那么此時相對原信號的相移就為90度數(shù)字(shz)移相原理第14頁/共33頁第十四頁，共34頁。15DLL原理(yunl)一個(y )最簡單的延時鎖相環(huán)DLL與PLL主要不同在于DLL用延時

11、線(Delay Line)代替了PLL的壓控振蕩器。延時線產(chǎn)生輸入時鐘的延時輸出，時鐘分布網(wǎng)絡(luò)把時鐘送到內(nèi)部寄存器的時鐘端口,控制邏輯對輸入時鐘和反饋時鐘抽樣、比較，調(diào)整延時線。壓控振蕩器控制(kngzh)邏輯電路時鐘分布網(wǎng)絡(luò)輸入時鐘輸出時鐘PLL原理圖可變延時線控制邏輯電路時鐘分布網(wǎng)絡(luò)輸入時鐘輸出時鐘反饋時鐘反饋時鐘DLL原理圖第15頁/共33頁第十五頁，共34頁。16DLL就是在輸入時鐘與反饋時鐘間插入延時脈沖，直到(zhdo)這兩個時鐘上升沿對齊達(dá)到同步，DLL才能鎖定。這樣兩個時鐘沒有了差別。也就補償了時鐘分配網(wǎng)絡(luò)造成的時間延時，有效改善了時鐘源與負(fù)載之間延時。區(qū)別：DLL與PLL模擬

12、電路實現(xiàn)時有精確的時序，而數(shù)字電路實現(xiàn)時：抗噪聲，低功耗，抗抖動，移植性好。PLL的振蕩器有不穩(wěn)定，相位偏移的積累而DLL技術(shù)穩(wěn)定，沒有累積相位偏移，因而在延時補償和時鐘調(diào)整時常用DLL第16頁/共33頁第十六頁，共34頁。17DLL應(yīng)用(yngyng)在virtex庫中DLL簡化宏符號BUFGDLL，該模塊(m kui)可為整個芯提供快速有效的零傳輸延遲的系統(tǒng)時鐘。更多的庫元件可查看xilinx提供的技術(shù)資料（本文下載了一個virtex and virtex-E library guide 及using_virtex_DLL）0nsCLKINCLKOUTBUFGDLL簡化宏符號BUFGDLL

13、CLKFB第17頁/共33頁第十七頁，共34頁。18下圖為兩個DLL庫原形，分別是標(biāo)準(zhǔn)的DLL宏符號CLKDLL和高頻DLL宏符號CLKDLLHF，具有DLL一切特性，用于更復(fù)雜(fz)的場合。標(biāo)準(zhǔn)(biozhn)的DLL宏符號CLKDLL高頻(o pn)DLL宏符號CLKDLLHF輸入時鐘CLKIN必須在數(shù)據(jù)手冊規(guī)定的低頻范圍內(nèi)，只有CLK0,CLK2X可以接CLKFB第18頁/共33頁第十八頁，共34頁。191、on-chip synchronizationCLKFB必接由BUFG驅(qū)動的同一DLL的CLK0或CLK2X，而CLKIN接由IBUFG驅(qū)動的系統(tǒng)時鐘On-chip synchro

14、nization is achieved by connecting the CLKFB input to a point on the global clock network driven by a BUFG, a global clock buffer . The BUFG connected to the CLKFB input of the CLKDLL must be sourced from either the CLK0 or CLK2X outputs of the same CLKDLL. The CLKIN input should be connected to the

15、 output of an IBUFG, with the IBUFG input connected to a pad driven by the system clock.2、off-chip synchronizationCLKFB接由IBUFG驅(qū)動的外部(wib)時鐘，CLK0,CLK2X如要用，必接OBUF用以隔離及增加驅(qū)動Off-chip synchronization is achieved by connecting the CLKFB input to the output of an IBUFG, with the IBUFG input connected to a pa

16、d. Either the CLK0 or CLK2X output can be used but not both. The CLK0 or CLK2X must be connected to the input of OBUF , an output buffer .第19頁/共33頁第十九頁，共34頁。20利用(lyng)DLL產(chǎn)生4倍頻(virtex-E Devices)IBUFGGNDINVOBUFBUFGCLKDLL1CLKDLL2INPUTCLKDLL1沒有達(dá)到穩(wěn)定(wndng)時LOCKED為低，則CLKDLL2的RST為高，不工作。CLK0CLK270分別為移相輸出,占比

17、為50/50,可通過DUTY_CYCLE_CORRECTION來控制，默認(rèn)為TURE，當(dāng)FALSE時，輸出與輸入占空比相同。CLKDV為N分頻輸出，默認(rèn)N2,可取1.5、2、2.5、3、4、5、8、16,由CLKDIVIDE設(shè)定第20頁/共33頁第二十頁，共34頁。21CLKDLL輸出(shch)時序CLK0CLK90CLK180CLK270DUTY_CYCLE_CORRECTION=FALSEDUTY_CYCLE_CORRECTION=TURETURE時，輸出占空比50/50；FALSE時，輸出具有(jyu)與輸入相同的占空比第21頁/共33頁第二十一頁，共34頁。22DLL屬性(shxng

18、)（properties） Duty Cycle Correction Property DUTY_CYCLE_CORRECTION (TRUE,FALSE) 參考(cnko)dll_mirror_1.vhd Clock Divide Property CLKDV_DIVIDE (1.5,2,2.5,3,4,5,8,16) Startup Delay Property STARTUP_WAIT (TRUE,FALSE) Virtex Series DLL Location Constraints LOC (eg. LOC=DLL2) 第22頁/共33頁第二十二頁，共34頁。231.Standa

19、rd Usage下圖是BUFGDLL宏的重新實現(xiàn)(shxin),以提供RST,LOCKED引腳;verilog實現(xiàn)(shxin)/ Standard DLL Examplemodule dll_standard (CLKIN, RESET, CLK0, LOCKED);input CLKIN, RESET;output CLK0, LOCKED;wire CLKIN_w, RESET_w, CLK0_dll, LOCKED_dll;IBUFG clkpad (.I(CLKIN), .O(CLKIN_w);IBUF rstpad (.I(RESET), .O(RESET_w);CLKDLL dl

20、l (.CLKIN(CLKIN_w), .CLKFB(CLK0), .RST(RESET_w), .CLK0(CLK0_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(), .LOCKED(LOCKED_dll);BUFG clkg (.I(CLK0_dll), .O(CLK0);OBUF lckpad (.I(LOCKED_dll), .O(LOCKED);endmodule第23頁/共33頁第二十三頁，共34頁。242.Board-Level Deskew of Multiple Non-Virtex Devices用于消除vi

21、rtex和非virtex芯片之間的系統(tǒng)(xtng)時鐘偏移,通常用于virtex與SRAM,DRAM等標(biāo)準(zhǔn)的產(chǎn)品的互聯(lián)module dll_mirror_1 (CLKIN, CLKFB, CLK0_ext, CLK0_int);input CLKIN, CLKFB;output CLK0_ext, CLK0_int;wire CLKIN_w, CLKFB_w, CLK0_int_dll, CLK0_ext_dll;wire logic0;assign logic0 = 1b0;IBUFG clkpad (.I(CLKIN), .O(CLKIN_w);IBUFG clkfbpad (.I(CLK

22、FB), .O(CLKFB_w);CLKDLL dllint (.CLKIN(CLKIN_w), .CLKFB(CLK0_int), .RST(logic0), .CLK0(CLK0_int_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(), .LOCKED();CLKDLL dllext (.CLKIN(CLKIN_w), .CLKFB(CLKFB_w), .RST(logic0), .CLK0(CLK0_ext_dll), .CLK90(), .CLK180(), .CLK270(), .CLK2X(), .CLKDV(),

23、.LOCKED();BUFG clkg (.I(CLK0_int_dll), .O(CLK0_int);OBUF clkextpad (.I(CLK0_ext_dll), .O(CLK0_ext);endmodule第24頁/共33頁第二十四頁，共34頁。253.Board-Level Deskew of Multiple Virtex DevicesUsed to deskew a system clock between multiple Virtex chips on the same board第25頁/共33頁第二十五頁，共34頁。264.Deskew of Clock and It

24、s 2x MultipleImplements a 2x clock multiplier and also uses the CLK0 clock output with 0 nsskew between registers on the same chip第26頁/共33頁第二十六頁，共34頁。275.Generating a 4x Clock4x clock multipler with 0 ns skew between registers in the same device.When using this circuit,it is vital to use the SRL16 c

25、ell to reset the second DLL after the initial chip reset. If this is not done,the second DLL may not recognize the change of frequencies when the input changes from a 1x(25/75)waveform to a 2x(50/50)waveform第27頁/共33頁第二十七頁，共34頁。28DCM (digital clock manager) Clock Delay Locked Loop (DLL) Digital Frequency Synthesizer (DFS) FrequencyCLKFX= (CLKF