數(shù)字鐘河南工業(yè)大學(xué)EDA課程設(shè)計(jì)

1、 課 程 設(shè) 計(jì)課程設(shè)計(jì)名稱： EDA課程設(shè)計(jì) 專 業(yè) 班 級(jí) 電科1301 學(xué) 生 姓 名 ： 學(xué) 號(hào) ： 201316030 指 導(dǎo) 教 師 ： 焦素敏 課程設(shè)計(jì)時(shí)間： 2016-6-202016-7-2 1 設(shè)計(jì)任務(wù)及要求用VHDL語(yǔ)言在FPGE/CPLD上實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)。掌握各類計(jì)數(shù)器的設(shè)計(jì)方法；掌握多個(gè)數(shù)碼管顯示的原理與方法；掌握VHDL語(yǔ)言的設(shè)計(jì)思想；掌握EDA技術(shù)的層次化設(shè)計(jì)方法；對(duì)整個(gè)系統(tǒng)的設(shè)計(jì)有一個(gè)初步了解。數(shù)字鐘的設(shè)計(jì)要求如下：（1）具有正確的時(shí)、分、秒計(jì)時(shí)功能。（2）計(jì)時(shí)結(jié)果要有6個(gè)數(shù)碼管分別顯示時(shí)、分、秒的個(gè)位和十位。（3）有校時(shí)功能，當(dāng)Key3鍵按下時(shí)，分計(jì)數(shù)器以秒

2、脈沖的速度遞增，并按60min循環(huán)，即計(jì)數(shù)到59min后再回00。當(dāng)按下Key1鍵時(shí)，時(shí)計(jì)數(shù)器以秒脈沖的速度遞增，并按24h循環(huán)，即計(jì)數(shù)到23h后再回00。（4）利用揚(yáng)聲器整點(diǎn)報(bào)時(shí)。2設(shè)計(jì)原理及總體框圖數(shù)字鐘的頂層電路原理圖如圖1所示：（圖1 數(shù)字鐘的頂層電路原理圖）Clky引腳輸入1Hz秒脈沖，輸入一個(gè)60進(jìn)制秒計(jì)數(shù)器，60進(jìn)制計(jì)數(shù)器外接輸出引腳，輸出到秒數(shù)碼管上顯示。當(dāng)計(jì)滿60位時(shí)，輸出引腳CO產(chǎn)生進(jìn)位輸出電平，輸入到60進(jìn)制分計(jì)數(shù)器上。60進(jìn)制分計(jì)數(shù)器接受來(lái)自60進(jìn)制秒計(jì)數(shù)器的進(jìn)位電平開始計(jì)數(shù)，并由輸出引腳將所計(jì)數(shù)字輸出到分?jǐn)?shù)碼管上顯示。當(dāng)計(jì)滿60個(gè)數(shù)后，產(chǎn)生進(jìn)位輸出電平，由進(jìn)位輸出CO

3、引腳輸出到20進(jìn)制時(shí)計(jì)數(shù)器上。20進(jìn)制時(shí)計(jì)數(shù)器接受來(lái)自60進(jìn)制分計(jì)數(shù)器的進(jìn)位電平開始計(jì)數(shù)，并由輸出引腳將所計(jì)數(shù)字輸出到時(shí)數(shù)碼管上顯示。當(dāng)計(jì)滿20個(gè)數(shù)后，產(chǎn)生進(jìn)位輸出電平，由進(jìn)位輸出CO引腳輸出到異步清零引腳Key3上，整個(gè)系統(tǒng)清零，從00:00:00開始重新計(jì)數(shù)。整點(diǎn)報(bào)時(shí)模塊，當(dāng)是整點(diǎn)顯示時(shí)，蜂鳴器報(bào)時(shí)，key1、key2、key3、引腳分別接開關(guān)。key3負(fù)責(zé)清零，key1引腳接1Hz秒脈沖時(shí)實(shí)現(xiàn)以秒頻率校準(zhǔn)分功能，key2引腳接1Hz秒脈沖實(shí)現(xiàn)以秒頻率校準(zhǔn)時(shí)功能。3 程序設(shè)計(jì)60進(jìn)制BCD碼計(jì)數(shù)器的源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;U

4、SE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt60 ISPORT( clr:IN STD_LOGIC; clk:IN STD_LOGIC; ten:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); one:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC );END cnt60;ARCHITECTURE behav OF cnt60 ISSIGNAL cin:STD_LOGIC;BEGINPROCESS(clk,clr)VARIABLE cnt0:STD_LOGIC_VECTOR(3 DO

5、WNTO 0);BEGINIF clr=1 THEN cnt0:=0000;ELSIF clkEVENT AND clk=1 THENIF cnt0=1000 THENcnt0:=cnt0+1;cin=1;ELSIF cnt0=1001 THENcin=0;cnt0:=0000;ELSEcnt0:=cnt0+1;cin=0;END IF;END IF;one=cnt0;END PROCESS;PROCESS(clk,clr,cin)VARIABLE cnt1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF clr=1 THEN cnt1:=0000;ELSIF clk

6、EVENT AND clk=1 THENco=0;IF cin=1 THEN IF cnt1=0101THENcnt1:=0000;co=1;ELSEcnt1:=cnt1+1;co=0;END IF;END IF;ELSEcnt1:=cnt1;END IF;ten=cnt1;END PROCESS;END behav;24進(jìn)制計(jì)數(shù)器的VHDL源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt24 ISPORT( clr:IN STD_LOGIC; clk:IN STD_L

7、OGIC; ten:OUT STD_LOGIC_VECTOR(7 DOWNTO 4); one:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC );END cnt24;ARCHITECTURE behav OF cnt24 ISSIGNAL t10:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL o1:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL cin:STD_LOGIC;BEGINten=t10;one=o1;p1:PROCESS(clk,clr)BEGINIF(clr=1) THEN

8、o1=0000;ELSIF clkEVENT AND clk=1 THENIF(o1=1001) OR (t10=0010 AND o1=0011)THENo1=0000;cin=0;ELSIF(o1=1000)THENo1=o1+1;cin=1;ELSEo1=o1+1;cin=0;END IF;END IF;END PROCESS p1;p2:PROCESS(clk,clr,cin)BEGINIF(clr=1) THEN t10=0000;ELSIF clkEVENT AND clk=1 THENIF(t10=0010 AND o1=0011)THEN t10=0000;co=1;ELSE

9、co=0;END IF;IF cin=1 THEN t10=t10+1;END IF;END IF;END PROCESS p2;END behav;二選一模塊VHDL源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY twoxuan1 IS PORT(A:IN STD_LOGIC;B:IN STD_LOGIC;C:IN STD_LOGIC;Y:OUT STD_LOGIC);END twoxuan1;ARCHITECTURE behav OF twoxuan1 ISBEGINPRO

10、CESS(C)BEGIN IF C=0 THEN Y=A;ELSEY=B;END IF;END PROCESS;END behav;整點(diǎn)報(bào)時(shí)源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY zhengdianbaoshi IS PORT(clk:IN STD_LOGIC;miaog,miaos,feng,fens:IN STD_LOGIC_VECTOR(3 DOWNTO 0);qout:OUT STD_LOGIC);END zhengdianbaoshi;ARCHITECTURE behav OF zhengdianbaoshi ISsign

11、al A:STD_LOGIC;BEGINPROCESS(clk)BEGIN IF clkEVENT AND clk=1 THENIF miaos=0000 AND fens=0000 AND feng=0000 AND miaog=0000 THENqout=1;ELSIF miaos=0010 THENqout=0;END IF;END IF;END PROCESS ;END behav;4 編譯及仿真Quartus II 是Alter公司推出的第四代EDA開發(fā)工具軟件，同第三代設(shè)計(jì)工具M(jìn)AX+PLUS II相比，其功能更加完善，特別適合大規(guī)模邏輯電路的設(shè)計(jì)。Quartus II的設(shè)計(jì)流程與

12、其他工具軟件一樣，也可以概括為設(shè)計(jì)輸入，設(shè)計(jì)編譯，設(shè)計(jì)仿真和設(shè)計(jì)下載等過程，Quartus II支持圖形輸入，文本輸入等多種輸入方法。Alter公司的Quartus II是一個(gè)全面的，易于使用且具有獨(dú)立解決問題能力的軟件，可以完成設(shè)計(jì)流程中的輸入綜合，布局布線，時(shí)序分析，仿真和編程下載等所有功能。數(shù)字鐘仿真波形為圖2所示：（圖2 數(shù)字鐘仿真波形）由波形圖可以看出，clk為輸入1Hz秒脈沖，One為輸出秒的個(gè)位，ten為輸出秒的十位。Ne1為輸出分的個(gè)位，ten為輸出分的十位。One2為輸出時(shí)的個(gè)位，ten為輸出時(shí)的十位。SOUND為整點(diǎn)報(bào)時(shí)輸出。由最后一行，可以看出，波形總共為兩端，分別為第一

13、段對(duì)應(yīng)12個(gè)整點(diǎn)報(bào)時(shí)，每個(gè)整點(diǎn)報(bào)時(shí)對(duì)應(yīng)一個(gè)分鐘十位的進(jìn)位。由此圖可見，波形仿真正確。圖3為數(shù)字鐘仿真波形為局部放大圖（圖3 數(shù)字鐘仿真波形為局部放大圖 ）60進(jìn)制計(jì)數(shù)器的仿真波形如圖4：（圖4 60進(jìn)制計(jì)數(shù)器的仿真波形）第一行為輸入的1Hz的秒脈沖，由波形圖可以看出，最后一行對(duì)應(yīng)的60進(jìn)制計(jì)數(shù)器的十位從0變化到5倒數(shù)第二行對(duì)應(yīng)的個(gè)位，從0變化到9，每個(gè)十位數(shù)字變化時(shí)，對(duì)應(yīng)10個(gè)個(gè)位數(shù)字從0變化到。由此可以看出，波形仿真成功。24進(jìn)制計(jì)數(shù)器的仿真波形如下圖5所示：（圖5 24進(jìn)制計(jì)數(shù)器的仿真波形）第一行為輸入的1Hz的秒脈沖，由波形圖可以看出，最后一行對(duì)應(yīng)的24進(jìn)制計(jì)數(shù)器的十位從0變化到2，十位

14、數(shù)字0和1對(duì)應(yīng)10個(gè)個(gè)位數(shù)字從0變化到9，十位數(shù)字2對(duì)應(yīng)個(gè)位數(shù)字從0變化到3。倒數(shù)第二行對(duì)應(yīng)的個(gè)位。由此可以看出，波形仿真成功。5 硬件調(diào)試與結(jié)果分析按照正確的方法進(jìn)行引腳鎖定后進(jìn)行編程下載，下載成功后按照引腳鎖定的管腳進(jìn)行連線?？梢钥吹綌?shù)碼管從00;00；00;開始顯示計(jì)數(shù)，秒計(jì)滿60秒后分進(jìn)一位，分計(jì)滿60為后時(shí)進(jìn)一位，時(shí)計(jì)滿24后從00:00:00開始計(jì)數(shù)。整點(diǎn)時(shí)報(bào)時(shí)聲音響起。按下key1鍵時(shí)，將1Hz秒脈沖信號(hào)送到分計(jì)數(shù)器，可以實(shí)現(xiàn)快速校分功能。當(dāng)按下key2鍵時(shí)，分計(jì)數(shù)器以秒脈沖的速度遞增，并按24h循環(huán)，即計(jì)數(shù)到23h后再回到00.硬件驗(yàn)證成功。6 參考文獻(xiàn)1 焦素敏.EDA課程設(shè)

15、計(jì)指導(dǎo)書.鄭州：河南工業(yè)大學(xué)，20082焦素敏.EDA技術(shù)基礎(chǔ).北京：清華大學(xué)出版社，20143邊肇祺.模式識(shí)別（第二版）.北京:清華大學(xué)出版社,1988，25354李永忠.幾種小波變換的圖像處理技術(shù).西北民族學(xué)院學(xué)報(bào)（自然科學(xué)版），2001.6,22（3），1518 心得體會(huì)通過這次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)EDA編程的了解。并進(jìn)一步熟練了對(duì)QuartusII軟件的操作，更為重要的是時(shí)隔一年以后有一次認(rèn)真地復(fù)習(xí)了EDA所學(xué)的知識(shí)，加深了對(duì)所學(xué)知識(shí)的理解與應(yīng)用。 在編寫程序的過程中，遇到了很多問題，使我發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通過與同學(xué)探討和請(qǐng)教老師，終于把問題都解決了，并加深了對(duì)數(shù)字時(shí)

16、鐘原理和設(shè)計(jì)思路的了解。 同時(shí)我也掌握了做課程設(shè)計(jì)的一般流程，為以后的電子設(shè)計(jì)這塊積累了一定的經(jīng)驗(yàn)，為以后從事相關(guān)工作一些幫助。剛開始做時(shí)，僅僅做了一個(gè)比較簡(jiǎn)單的數(shù)字鐘，沒有做整點(diǎn)報(bào)時(shí)與校對(duì)分、時(shí)的功能。在第一次驗(yàn)收時(shí)，老師幫忙指出了其中的不足之處，在課下，我又對(duì)其進(jìn)行了修改，增加了整點(diǎn)報(bào)時(shí)與校對(duì)分、時(shí)的功能。 做課程設(shè)計(jì)時(shí)，先查閱相關(guān)知識(shí)，把原理吃透，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語(yǔ)言進(jìn)行編程?？傊ㄟ^這次的設(shè)計(jì)，進(jìn)一步了解了EDA技術(shù)，收獲很大，對(duì)軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。 電子信息科學(xué)與技術(shù) 專業(yè)課程設(shè)計(jì)任務(wù)書學(xué)生姓名專業(yè)班級(jí)電科1301學(xué)號(hào)題 目數(shù)字鐘的設(shè)計(jì)課題性質(zhì)工程設(shè)計(jì)課題來(lái)源自擬課題指導(dǎo)教師焦素敏同組姓名主要內(nèi)容（1）具有正確的時(shí)、分、秒計(jì)時(shí)功能。（2）計(jì)時(shí)結(jié)果要有6個(gè)數(shù)碼管分別顯示時(shí)、分、秒的個(gè)位和十位。（3）有校時(shí)功能，當(dāng)Key3鍵按下時(shí)，分計(jì)數(shù)器以秒脈沖的速度遞增，并按60min循環(huán)，即計(jì)數(shù)到59min后再回00。當(dāng)按下Key1鍵時(shí)，時(shí)計(jì)數(shù)器以秒脈沖的速度遞增，并按24h循環(huán)，即計(jì)數(shù)到23h后再回00。