EDA計(jì)算器設(shè)計(jì)大作業(yè)

1、EDA大作業(yè)計(jì)算器設(shè)計(jì) 專業(yè)：電子信息工程 設(shè)計(jì)者： 摘要本文介紹了一個(gè)簡(jiǎn)單的計(jì)算器的設(shè)計(jì)，該設(shè)計(jì)采用了現(xiàn)場(chǎng)可編程邏輯器件FPGA設(shè)計(jì)，并基于VHDL語言實(shí)現(xiàn)加減乘除功能，并用十進(jìn)制顯示在數(shù)碼管上。系統(tǒng)由計(jì)算部分、輸入部分、選擇部分、輸出部分組成，計(jì)算部分為加法器、減法器、乘法器和除法器組成。使用Altera公司的QuartusII開發(fā)軟件進(jìn)行功能仿真并給出仿真波形，并下載到試驗(yàn)箱,用實(shí)驗(yàn)箱上的按鍵開關(guān)模擬輸入，用數(shù)碼管顯示十進(jìn)制計(jì)算結(jié)果。通過外部按鍵可以完成四位二進(jìn)制數(shù)的加、減、乘、除四種運(yùn)算功能，其結(jié)果簡(jiǎn)單，易于實(shí)現(xiàn)。關(guān)鍵字：VHDL，計(jì)算器，QuartusII目錄一實(shí)驗(yàn)?zāi)康?二、流程圖4

2、三頂層原理圖5四、各個(gè)模塊7(1)加法器模塊71、封裝元件72、加法器程序83、仿真結(jié)果8（2）減法器模塊91、封裝元件92、減法器程序103、仿真結(jié)果114、硬件運(yùn)行結(jié)果12（3）乘法器模塊131、封裝元件132、乘法器的設(shè)計(jì)思想133、乘法器程序144、仿真結(jié)果155、硬件運(yùn)行結(jié)果15（4）除法器模塊161、封裝元件162、除法器設(shè)計(jì)思想163、除法器程序174、仿真結(jié)果175、硬件運(yùn)行結(jié)果18（5）8位除法器191、封裝元件192、8位除法器設(shè)計(jì)思想193、8位除法器程序204、仿真結(jié)果22（6）數(shù)碼管七段譯碼電路231、封裝元件232、共陰極七段顯示碼十六進(jìn)制轉(zhuǎn)換表233、七段譯碼器程

3、序244、仿真結(jié)果24（7）選擇模塊251、封裝元件252、程序26五、管腳鎖定26六、小結(jié)與收獲27一實(shí)驗(yàn)?zāi)康?、熟悉QuartusII軟件的相關(guān)操作，掌握數(shù)字電路設(shè)計(jì)的基本流程。2、介紹QuartusII的軟件，掌握基本的設(shè)計(jì)思路，軟件環(huán)境參數(shù)配置，仿真，管腳分配，下載等基本操作。3、了解VHDL或原理圖設(shè)計(jì)方法與定制IP模塊的思想。4、掌握并行加法器，減法器乘法器以及除法器的設(shè)計(jì)思路及工作原理。5、設(shè)計(jì)一個(gè)能完成加減乘除功能并以十進(jìn)制顯示結(jié)果的簡(jiǎn)單計(jì)算器。二、流程圖輸入控制功能的數(shù)選擇模塊減法模塊乘法模塊除法模塊加法模塊顯示結(jié)果十六進(jìn)制轉(zhuǎn)換成十進(jìn)制 當(dāng)輸入為00時(shí)輸出加法結(jié)果 當(dāng)輸入為0

4、1時(shí)輸出減法結(jié)果 當(dāng)輸入為10時(shí)輸出乘法結(jié)果 當(dāng)輸入為11時(shí)輸出除法結(jié)果三頂層原理圖顯示除法余數(shù)七段數(shù)碼管三個(gè)八位除法器，把十六進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)輸出十位輸出個(gè)位輸出百位控制模塊加法模塊減法模塊除法模塊乘法模塊創(chuàng)新：四個(gè)模塊輸出均為十六進(jìn)制數(shù)，為了輸出方便觀察，設(shè)計(jì)了8位除法器，將輸出變?yōu)槭M(jìn)制數(shù)顯示在數(shù)碼管上。DATAIN1.0為輸入控制端，通過試驗(yàn)箱上兩個(gè)撥碼開關(guān)控制輸入。A3.0和B3.0是兩個(gè)四位二進(jìn)制輸入數(shù)，當(dāng)DATAIN為00時(shí)進(jìn)行加法運(yùn)算，當(dāng)DATAIN為01時(shí)進(jìn)行減法運(yùn)算，當(dāng)DATA為10時(shí)進(jìn)行乘法運(yùn)算，當(dāng)DATA為11是進(jìn)行除法運(yùn)算。結(jié)果用十進(jìn)制顯示三個(gè)共陽靜態(tài)LED數(shù)碼管

5、上，除法的余數(shù)單獨(dú)顯示在右下角的七段驅(qū)動(dòng)共陽數(shù)碼管中的一個(gè)上。四、各個(gè)模塊(1)加法器模塊1、封裝元件 當(dāng)CLR為1時(shí)清零，輸出為零當(dāng)CLR為0時(shí)，輸入兩個(gè)四位二進(jìn)制數(shù)，輸出兩個(gè)數(shù)之和，S3.0為和，S4為進(jìn)位。2、加法器程序3、仿真結(jié)果 當(dāng)CLR為1時(shí)，輸出為0；當(dāng)CLR為0時(shí)，進(jìn)行加法運(yùn)算。S3.0為相加后得到的和，S7.4為相加后的進(jìn)位。4、硬件運(yùn)行結(jié)果從左到右，前三個(gè)數(shù)碼管為結(jié)果，用十進(jìn)制顯示：第一個(gè)為百位，第二個(gè)為十位，第三個(gè)為個(gè)位。第五個(gè)為加數(shù)，第六個(gè)為被加數(shù)。（2）減法器模塊1、封裝元件 設(shè)計(jì)思想：減去一個(gè)數(shù)等于加上這個(gè)數(shù)的補(bǔ)碼。對(duì)減數(shù)求補(bǔ)碼，再調(diào)用加法器當(dāng)CLR為1時(shí)清零，輸出

6、為零當(dāng)CLR為0時(shí)，a是四位二進(jìn)制被減數(shù)，b時(shí)四位二進(jìn)制減數(shù)。S為相減的結(jié)果，co為借位，當(dāng)co為0時(shí)代表a減b是整數(shù)，否則為負(fù)數(shù)或者0。2、減法器程序調(diào)用一個(gè)加法程序3、仿真結(jié)果CLR為清零，當(dāng)CLR為1時(shí)清零，輸出為0；當(dāng)CLR為0時(shí)進(jìn)行減法運(yùn)算，a、b為兩個(gè)四位二進(jìn)制輸入，s為輸出，當(dāng)co為0時(shí)，代表s為正，當(dāng)co為1時(shí)代表co為負(fù)，當(dāng)被減數(shù)小于減數(shù)時(shí)，s為相減得到的結(jié)果的補(bǔ)碼。4、硬件運(yùn)行結(jié)果從左到右，前三個(gè)數(shù)碼管用十進(jìn)制顯示結(jié)果：第一個(gè)代表正負(fù)，為0時(shí)代表正，為1時(shí)代表負(fù)。第五個(gè)為減數(shù)，第六個(gè)為被減數(shù)。（3）乘法器模塊1、封裝元件 當(dāng)clr為1時(shí)輸出為0當(dāng)clr為0時(shí)，a與b相乘輸出

7、y2、乘法器的設(shè)計(jì)思想用并行相乘的方法。通過開關(guān)和鍵盤，兩組分別輸入4bit的數(shù)據(jù)進(jìn)行乘法運(yùn)算時(shí)，先求出部分積，即求得二進(jìn)制數(shù)據(jù)的乘數(shù)和被乘數(shù)逐位相乘，之后運(yùn)用二進(jìn)制加法進(jìn)行加和。舉例如下，10X9=90： -10 9 = 90 - 1 0 1 0 - X 1 0 0 1 = - - - 00001010 - 00000000 -部分積 - 00000000 - 01010000 - - 1011010 =90 這里加法的結(jié)果就是所求結(jié)果。3、乘法器程序4、仿真結(jié)果clr為清零，當(dāng)clr為1時(shí)進(jìn)行乘法運(yùn)算，a、b為兩個(gè)四位二進(jìn)制輸入，y為十六進(jìn)制輸出。5、硬件運(yùn)行結(jié)果從左到右，前三個(gè)數(shù)碼管用十

8、進(jìn)制顯示結(jié)果：第一個(gè)為百位，第二個(gè)為十位，第三個(gè)為個(gè)位。第五個(gè)為乘數(shù)，第六個(gè)為被乘數(shù)。（4）除法器模塊1、封裝元件 當(dāng)clr為1時(shí)，輸出為0。當(dāng)clr為0時(shí)，a與b相除輸出s，s高四位為商，低四位為余2、除法器設(shè)計(jì)思想 f:=a; g:=b; e:=(others=0);-f等于被除數(shù)，g等于除數(shù) for i in 1 to 15 loop -e為商 if (f=g) then f:=f-g; e:=e+1; else exit; end if; end loop; s(7 downto 4)=e;s(3 downto 0)=f; 利用循環(huán)的思想設(shè)計(jì)除法器。S高四位為商，第四位為余數(shù)3、除法器

9、程序4、仿真結(jié)果 當(dāng)clr=1時(shí)清零，當(dāng)clr=0時(shí)進(jìn)行除法運(yùn)算。a、b為四位二進(jìn)制數(shù)，a為被除數(shù)，b為除數(shù)，s高四位為商，s低四位為余數(shù)。5、硬件運(yùn)行結(jié)果從左到右，前三個(gè)數(shù)碼管用十進(jìn)制顯示計(jì)算后的商，第一個(gè)為百位，第二個(gè)為十位，第三個(gè)為個(gè)位。第五個(gè)數(shù)碼管為除數(shù)，第六個(gè)數(shù)碼管為被除數(shù)。右下角一個(gè)數(shù)碼管顯示運(yùn)算得到的余數(shù)。（5）8位除法器1、封裝元件 作用：用于把十六進(jìn)制顯示的輸出換成十進(jìn)制顯示。方法：被除數(shù)除以10時(shí)，余數(shù)為個(gè)位；得到的商除以10，得到的余數(shù)為十位；得到的商再除以10，得到的余數(shù)為百位。2、8位除法器設(shè)計(jì)思想 利用移位減法原理設(shè)計(jì)除法器 首先在被除數(shù)前面補(bǔ)7個(gè)零，賦值為Rema

10、in7，除數(shù)后面補(bǔ)7個(gè)零，賦值為diver7。若Remain7 大于diver7，則 shang（7）為1，Remain6= Remain7 - diver7。否則shang（7）為0， Remain6= Remain7 ； Diver6等于diver7左移一位，后面補(bǔ)零。再重復(fù)上一個(gè)步驟，得出shang（6），直到得出shang（0）為止 Remain是中間與diver相減的得到的數(shù)，diver保存除數(shù)移位后的數(shù)；說明：8位除法器不能用四位除法器那循環(huán)的方法，因?yàn)?，如果用循環(huán)的方法，由于循環(huán)次數(shù)太多，在電腦上要運(yùn)行半個(gè)小時(shí)以上，不能用。3、8位除法器程序4、仿真結(jié)果（6）數(shù)碼管七段譯碼電路1

11、、封裝元件 作用：用于在一個(gè)七段共陽數(shù)碼管顯示除法器的余數(shù)。2、共陰極七段顯示碼十六進(jìn)制轉(zhuǎn)換表十六進(jìn)制碼共陰極七段顯示碼NumD8D4D2D1gfedcba000000111111100010000110200101011011300111001111401001100110501011101101601101111101701110000111810001111111910011101111A10101110111B10111111100C11000111001D11011011110E11101111001F111111100013、七段譯碼器程序4、仿真結(jié)果（7）選擇模塊1、封裝元件 當(dāng)Q為“00”時(shí)進(jìn)行加法運(yùn)算 當(dāng)Q為“01”時(shí)進(jìn)行減法運(yùn)算 當(dāng)Q為“10”時(shí)進(jìn)行乘法運(yùn)算 當(dāng)Q為“11”時(shí)進(jìn)行除法運(yùn)算2、程序五、管腳鎖定六、小結(jié)與收獲回顧本次大作業(yè)完成的整個(gè)過程，覺得收獲很多，主要有以下幾個(gè)方面。 （1） 通過整個(gè)過程的設(shè)計(jì)完成，鍛煉了分析、解決問題的能力，熟練掌握了Quartus II的原理圖輸入方式，并對(duì)硬件描述語言有了初步的認(rèn)識(shí)和運(yùn)用，認(rèn)識(shí)到Quartus II用于電路仿