基于vhdl等精度頻率計(jì)設(shè)計(jì)說(shuō)明書

1、畢業(yè)設(shè)計(jì)（論文）基于VHDL的等精度頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)Design and Realizationof the Accurate CymometerBased on VHDL： 張興宇 ： 電氣與信息學(xué)院 ： 電子信息工程 ： 0443 ： 倪虹霞 ： 副教授 ： 2008年6月20日 學(xué)生姓名所在院系所學(xué)專業(yè)所在班級(jí)指導(dǎo)教師教師職稱完成時(shí)間長(zhǎng) 春 工 程 學(xué) 院摘 要基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低，在實(shí)用中有較大的局限性，本設(shè)計(jì)采用單片機(jī)AT89C51作為主要的控制單元，用來(lái)完成電路的信號(hào)測(cè)試控制、數(shù)據(jù)運(yùn)算處理、鍵盤掃描和控制數(shù)碼管顯示等功能，待測(cè)信號(hào)經(jīng)過(guò)LM3

2、58放大后又經(jīng)過(guò)74HC14形成系統(tǒng)需要的矩形波，然后送入復(fù)雜可編程邏輯器件（CPLD），最后由可編程邏輯器件CPLD進(jìn)行各種時(shí)序控制及計(jì)數(shù)測(cè)頻功能，并用8位8段LED進(jìn)行顯示。關(guān)鍵詞單片機(jī)可編程邏輯器件頻率計(jì)AbstractBased on the traditional principle of measuring the frequency of the frequency of measurement accuracy will be tested with the frequency and reduce the decline in the more practical limit

3、ations.SCM AT89C51 use this design as the main control unit, the signals used to complete the circuit test control, data processing, keyboard scanning and digital control of the show, and other functions, under test signal LM358 Larger then after a 74 HC14 system needs Rectangular waves, and then in

4、to the complex programmable logic devices (CPLD), programmable logic devices by the end CPLD various control and timing count frequency measurement functions, and with eight 8 of the LED display.Keywords： SCMCCPLDCymometer目 錄1引言11.1 課題分析11.2等精度頻率計(jì)在國(guó)內(nèi)外發(fā)展概況11.3Max+Plus II 簡(jiǎn)介及VHDL語(yǔ)言簡(jiǎn)介21.4課題要求42等精度頻率計(jì)的方

5、案選擇及原理分析52.1等精度頻率計(jì)測(cè)頻原理52.2系統(tǒng)原理框圖62.3周期測(cè)量62.4脈沖寬度測(cè)量72.5周期脈沖信號(hào)占空比的測(cè)量73 等精度頻率計(jì)硬件設(shè)計(jì)83.1鍵盤控制模塊83.2 顯示模塊83.3 主控模塊93.4 信號(hào)輸入放大和整形模塊113.5 音頻輸出電路123.6 CPLD功能模塊描述134 等精度頻率計(jì)軟件設(shè)計(jì)方案144.1 VHDL語(yǔ)言144.2 VHDL軟件設(shè)計(jì)方案154.3 所需VHDL文件及波形仿真結(jié)果154.4 單片機(jī)的匯編語(yǔ)言編程175 電路系統(tǒng)調(diào)試216 結(jié)論22致謝24附錄一：元器件清單25附錄二：程序清單26附錄三：原理圖361 引言1.1課題分析在現(xiàn)代電子

6、系統(tǒng)中,數(shù)字系統(tǒng)所占的比例越來(lái)越大。系統(tǒng)發(fā)展的趨勢(shì)是數(shù)字化和集成化,CPLD 作為可編程ASIC(專用集成電路)器件,它將在數(shù)字邏輯系統(tǒng)中發(fā)揮越來(lái)越重要的作用。而數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用, 實(shí)際的硬件設(shè)計(jì)用到的器件較多, 連線比較復(fù)雜, 而且會(huì)產(chǎn)生較大的延時(shí), 造成測(cè)量誤差、可靠性差。隨著可編程邏輯器件(CPLD) 的廣泛應(yīng)用, 以EDA 工具為開發(fā)平臺(tái), 利用VHDL(VeryHighSpeed Integrated CircuitHardware Description Language, 超高速集成電路硬

7、件描述語(yǔ)言) 工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言, 采用自頂向下( Top to Down) 和基于庫(kù)( Library- based) 的設(shè)計(jì), 設(shè)計(jì)者不但可以不必了解硬件結(jié)構(gòu)設(shè)計(jì), 而且將使系統(tǒng)大大簡(jiǎn)化, 提高整體的性能和可靠性。本課題正是利用EDA技術(shù)，基于單片機(jī)和CPLD設(shè)計(jì)實(shí)現(xiàn)頻率計(jì)，這使設(shè)計(jì)過(guò)程大大簡(jiǎn)化，縮短了開發(fā)周期，減小了電路系統(tǒng)的體積，同時(shí)也有利于保證頻率計(jì)較高的精度和較好的可靠性,本設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單,成本低廉，開發(fā)周期短的特點(diǎn)。1.2等精度頻率計(jì)在國(guó)內(nèi)外發(fā)展概況目前發(fā)達(dá)國(guó)家在電子產(chǎn)品開發(fā)中EDA工具的利用率已達(dá)50，而大部分的ASIC和CPLD已采用HDL (Hardware Descr

8、iption Language硬件描述語(yǔ)言)設(shè)計(jì)。傳統(tǒng)的頻率計(jì)通過(guò)普通的硬件電路組合來(lái)實(shí)現(xiàn)，其開發(fā)過(guò)程、調(diào)試過(guò)程繁鎖，并且由于其體積大以及電子器件之間的互相干擾，影響了頻率計(jì)的精度，在實(shí)際應(yīng)用中局限性很大，已不適應(yīng)電子設(shè)計(jì)的發(fā)展要求。CPLD(Complex programmable LogicDevice,復(fù)雜可編程邏輯器件)是可編程邏輯器件, 它是在PAL 等邏輯器件基礎(chǔ)上發(fā)展起來(lái)的。同以往的P A L 相比, C P L D 的規(guī)模比較大,適合于時(shí)序、組合等邏輯電路的應(yīng)用。它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及實(shí)時(shí)在檢驗(yàn)等優(yōu)點(diǎn),因此,可廣泛應(yīng)用

9、于產(chǎn)品的原理設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。隨著EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)和微電子技術(shù)的進(jìn)步，CPLD的時(shí)鐘延遲可達(dá)到ns級(jí)，結(jié)合其并行工作方式，在超高速、實(shí)時(shí)測(cè)控方而有非常廣闊的應(yīng)用前景：并且CPLD具有高集成度,高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載于同一芯片中!實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小其體積,具有可編程型和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。CPLD的邏輯功能模塊包括32位計(jì)數(shù)器，數(shù)據(jù)選擇器和D觸發(fā)器等邏輯塊，各邏輯模塊用硬件描述語(yǔ)言 VHDL來(lái)描述其功能。然后通過(guò)EDA開發(fā)平臺(tái)對(duì)設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡(jiǎn)、綜合及優(yōu)化、邏輯布局布線、邏輯仿真。最后對(duì)CPLD芯片進(jìn)行編程,以實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)要求。所謂

10、頻率，就是周期性信號(hào)在單位時(shí)間(1s)內(nèi)變化的次數(shù)。若在一定時(shí)間間隔T內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為。1、直接測(cè)頻法：即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。此方法在低頻段的相對(duì)測(cè)量誤差較大。2、間接測(cè)量法：例如周期測(cè)頻法(先測(cè)出信號(hào)的周期，再將其轉(zhuǎn)換成頻率)。這種方法僅適用于低頻信號(hào)的測(cè)量。3、等精度測(cè)頻法：測(cè)量一定閘門時(shí)間內(nèi)標(biāo)準(zhǔn)信號(hào)與被測(cè)信號(hào)的脈沖個(gè)數(shù)，分別記為Nb、Nx，則被測(cè)信號(hào)頻率為：。1.3Max+Plus II 簡(jiǎn)介及VHDL語(yǔ)言簡(jiǎn)介Max+plusII是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：Quartu

11、sII，主要用于設(shè)計(jì)新器件和大規(guī)模CPLD/FPGA).使用Max+plusII的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工具（如原理圖輸入或硬件描述語(yǔ)言）建立設(shè)計(jì)，Max+plusII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？臁?duì)于一般幾千門的電路設(shè)計(jì)，使用Max+plusII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，MaxplusII被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。VHDL（Very High Speed Integrated Circu

12、it Hardware Description Language,超高速集成電路硬件描述語(yǔ)言）誕生于1982年，是由美國(guó)國(guó)防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為IEEE（The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描

13、述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ASIC）的設(shè)計(jì)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)

14、用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。1. 與其他的硬件描述語(yǔ)言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。2. VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。3. VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同

15、并行工作才能實(shí)現(xiàn)。4. 對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。5. VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。本設(shè)計(jì)的指導(dǎo)思想本設(shè)計(jì)采用等精度測(cè)頻原理,采用自上向下的設(shè)計(jì)方法，用AT89C51單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、控制數(shù)碼管的顯示輸出。一塊復(fù)雜可編程邏輯器件CPLD(ComplexProgrammableLogicDevice)芯片EPM7128SLC84-15完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。在

16、MAX+PLUS平臺(tái)上，用VHDL語(yǔ)言編程完成了CPLD的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。在AT89C51單片機(jī)控制下，當(dāng)打開閘門信號(hào)時(shí)，被測(cè)信號(hào)經(jīng)過(guò)放大、整形后與系統(tǒng)提供的50MHZ基準(zhǔn)時(shí)鐘信號(hào)同時(shí)送入CPLD的兩個(gè)輸入端計(jì)數(shù)，當(dāng)閘門信號(hào)關(guān)閉時(shí)，CPLD內(nèi)的兩套32位計(jì)數(shù)器同時(shí)停止計(jì)數(shù)，單片機(jī)將計(jì)數(shù)器的計(jì)數(shù)值分為四次讀入其內(nèi)存進(jìn)行運(yùn)算處理，并將結(jié)果輸出顯示。用戶可以根據(jù)需要選擇想要的時(shí)鐘頻率。1.4課題要求等精度頻率計(jì)最重要的功能是根據(jù)基準(zhǔn)時(shí)鐘信號(hào)實(shí)現(xiàn)對(duì)被測(cè)信號(hào)的頻率進(jìn)行檢測(cè)，不但具有較高的測(cè)頻精度，不隨所測(cè)信號(hào)的變化而變化，而且在整個(gè)測(cè)頻區(qū)域能保持恒定的測(cè)頻精度。具體要求如下：（1）本設(shè)

17、計(jì)對(duì)頻率的測(cè)量實(shí)現(xiàn)等精度測(cè)量,測(cè)頻范圍：0.1HZ到100MHZ之間，測(cè)頻精度：測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一。（2）周期測(cè)量精度和頻率測(cè)量精度相同。 （3）脈寬測(cè)試功能：測(cè)試范圍0.1s1s，測(cè)試精度0.01s 。（4）占空比測(cè)試功能：測(cè)試精度199。2等精度頻率計(jì)的方案選擇及原理分析基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的變化而變化。傳統(tǒng)的直接測(cè)頻法其測(cè)量精度將隨被測(cè)信號(hào)頻率的降低而降低。測(cè)周法的測(cè)量精度將隨被測(cè)信號(hào)頻率的升高而降低，在實(shí)用中有較大的局限性，而等精度頻率計(jì)不但具有較高的測(cè)量精度，而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。2.1等精度頻率計(jì)測(cè)頻原理一般情況下，頻率測(cè)

18、量可按照以下三種方法來(lái)進(jìn)行：方法一：完全按定義式進(jìn)行測(cè)量。被測(cè)信號(hào)x經(jīng)放大整形以形成時(shí)標(biāo)Bx，晶振經(jīng)分頻形成時(shí)基TR。然后用時(shí)基TR開閘門，累計(jì)時(shí)標(biāo)Bx的個(gè)數(shù)，則由公式可得：FX=1/BX=N/TR。此方案為傳統(tǒng)的測(cè)頻方案，其測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低。方法二：對(duì)被測(cè)信號(hào)的周期進(jìn)行測(cè)量，并利用（頻率周期）得出頻率。測(cè)周期時(shí)，晶振R經(jīng)分頻形成時(shí)標(biāo)Bx，被測(cè)信號(hào)經(jīng)放大整形形成時(shí)基控制閘門。然后測(cè)量閘門輸出的計(jì)數(shù)脈沖，則。但該方法在被測(cè)信號(hào)的周期較短時(shí)，其精度將大大下降。方法三：等精度測(cè)頻，即按定義式進(jìn)行測(cè)量，圖l是等精度測(cè)頻法的原理框圖。圖中，被測(cè)信號(hào)x經(jīng)放大整形后可形成時(shí)標(biāo)Bx，而將時(shí)

19、標(biāo)Bx經(jīng)編程處理后可形成時(shí)基TR。用時(shí)基TR開閘門并累計(jì)時(shí)標(biāo)Bx的個(gè)數(shù)，則由公式可得。此方案的閘門時(shí)間隨被測(cè)信號(hào)的頻率變化而變化，但測(cè)量精度將不會(huì)隨著被測(cè)信號(hào)頻率的下降而降低。放大整形閘 門計(jì)數(shù)顯示微處理器閘門時(shí)間計(jì)算圖2-1等精度測(cè)頻方案方框圖綜上所述，選用第三種等精度測(cè)頻方案最好。用AT89C51單片機(jī)作為系統(tǒng)的主控部件，實(shí)現(xiàn)整個(gè)電路的測(cè)試信號(hào)控制、數(shù)據(jù)運(yùn)算處理、控制數(shù)碼管的顯示輸出。一塊復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各種時(shí)序邏輯控制、計(jì)數(shù)功能。在MAX+PLUS平臺(tái)上，用VHDL語(yǔ)言編

20、程完成了CPLD的軟件設(shè)計(jì)、編譯、調(diào)試、仿真和下載。在AT89C51單片機(jī)控制下，當(dāng)打開閘門信號(hào)時(shí)，被測(cè)信號(hào)經(jīng)過(guò)放大、整形后與系統(tǒng)提供的50MHZ基準(zhǔn)時(shí)鐘信號(hào)送入CPLD的輸入端計(jì)數(shù)，當(dāng)閘門信號(hào)關(guān)閉時(shí)，CPLD內(nèi)的計(jì)數(shù)器同時(shí)停止計(jì)數(shù)，單片機(jī)將計(jì)數(shù)器的計(jì)數(shù)值讀入其內(nèi)存進(jìn)行運(yùn)算處理，并將結(jié)果輸出顯示。2.2系統(tǒng)原理框圖系統(tǒng)組成原理框圖如圖2-2所示。由一片CPLD完成各種測(cè)試功能，對(duì)標(biāo)準(zhǔn)頻率和被測(cè)信號(hào)頻率進(jìn)行計(jì)數(shù)。單片機(jī)對(duì)整個(gè)測(cè)試系統(tǒng)進(jìn)行控制，包括對(duì)鍵盤信號(hào)的讀入與處理，對(duì)CPLD測(cè)量過(guò)程的控制，測(cè)量結(jié)果數(shù)據(jù)處理；最后將測(cè)量結(jié)果送LED顯示輸出。被測(cè)信號(hào)整形電路主要對(duì)被測(cè)信號(hào)進(jìn)行限幅、放大，在整形

21、后送入CPLD，用50MHz的有源晶振作為CPLD的測(cè)試標(biāo)準(zhǔn)頻率。電源部分采用直流5V電壓供整個(gè)系統(tǒng)使用，單片機(jī)由外接12MHz標(biāo)準(zhǔn)晶振提供時(shí)鐘電路。圖2-2 系統(tǒng)原理框圖2.3周期測(cè)量（1）直接周期測(cè)量法：用被測(cè)信號(hào)經(jīng)放大整形后形成的方波信號(hào)直接控制計(jì)數(shù)門控電路，使主門開放時(shí)間等于信號(hào)周期TX，時(shí)標(biāo)為TS的脈沖在主門開放時(shí)間進(jìn)入計(jì)數(shù)器。設(shè)T為被測(cè)周期，TS為時(shí)標(biāo)，在TX期間計(jì)數(shù)值為N，可以根據(jù)以下公式來(lái)算得被測(cè)信號(hào)周期：。經(jīng)誤差分析表明，被測(cè)信號(hào)頻率越高，測(cè)量誤差越大。（2）等精度周期測(cè)量方法：本方法在測(cè)量電路和測(cè)量精度上與等精度頻率測(cè)量完全相同，只是計(jì)算公式不同，用周期T代換等精度頻率測(cè)量

22、公式中的頻率倒數(shù)即可。計(jì)算公式為。式中TX為被測(cè)信號(hào)周期的測(cè)量值，NS，NX分別與（1）中的NS，NX含義相同。從降低電路的復(fù)雜度及提高精度上考慮，顯然方法（2）遠(yuǎn)好于方法（1），方法（2）的測(cè)量電路完全可以使用等精度頻率測(cè)量電路。2.4 脈沖寬度測(cè)量在進(jìn)行脈沖寬度的測(cè)量時(shí)，首先經(jīng)信號(hào)處理電路進(jìn)行處理，然后送入測(cè)量計(jì)數(shù)器進(jìn)行測(cè)量。測(cè)量電路在檢測(cè)到脈沖的上升沿是打開計(jì)數(shù)器，在下降沿時(shí)關(guān)掉計(jì)數(shù)器。由下式：TWX=NX/FS。由公式可知計(jì)數(shù)值即為測(cè)得的脈沖寬度。2.5 周期脈沖信號(hào)占空比的測(cè)量測(cè)一個(gè)脈沖信號(hào)的脈寬，記其值為TWX1，信號(hào)反相后，再測(cè)一次脈寬并記錄其值TWX2，通過(guò)以下公式計(jì)算：占空比

23、=在預(yù)置門時(shí)間和常規(guī)測(cè)頻閘門時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下，等精度測(cè)量法的測(cè)量精度在整個(gè)測(cè)量范圍內(nèi)保持恒定不變，而常規(guī)的直接測(cè)頻法（在低頻時(shí)用測(cè)周法，高頻時(shí)用測(cè)頻法），測(cè)量精度會(huì)隨著被測(cè)信號(hào)頻率的下降而下降。預(yù)置門的概念與傳統(tǒng)的閘門的概念是不同的。預(yù)置門是指同時(shí)啟動(dòng)或停止標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)器和被測(cè)信號(hào)計(jì)數(shù)器的門控信號(hào)。預(yù)置門的概念用于等精度頻率周期測(cè)量中，并稱預(yù)置門的時(shí)間寬度為預(yù)置門時(shí)間。3等精度頻率計(jì)硬件設(shè)計(jì)3.1 鍵盤控制模塊按鍵接口電路,因?yàn)榘存I數(shù)量較少,所以采用獨(dú)立式按鍵結(jié)構(gòu)。每個(gè)按鍵各接一根輸入線，從而使一根線上按鍵的工作狀態(tài)不會(huì)影響其它線上的工作狀態(tài)。八個(gè)按鍵分別為測(cè)頻、測(cè)周期、

24、測(cè)占空比、測(cè)脈寬、自校五個(gè)功能鍵和0.1秒、1秒、10秒三個(gè)時(shí)間按鍵。10K的電阻接低電平，當(dāng)掃描到某一位為高電平時(shí)表示有按鍵按下。鍵盤控制電路如圖3-1所示。圖3-1 鍵盤控制模塊原理圖3.2 顯示模塊8位8段LED采用共陽(yáng)極接法，顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度較高，而且顯示狀態(tài)穩(wěn)定。根據(jù)實(shí)際亮度需求每段LED接5K的限流電阻。AT89C51的P3.0口接數(shù)據(jù)輸出線，數(shù)據(jù)經(jīng)過(guò)8片串入并出74HC595以串行方式送入LED（數(shù)據(jù)最右端串行移入），每片74HC595驅(qū)動(dòng)一只LED。P3.1為串行移位時(shí)鐘線。P3.2為數(shù)據(jù)封鎖線。測(cè)試結(jié)果輸出顯示模塊如圖3-2所示。圖3-2 顯示模塊原理

25、圖3.3主控模塊3.3.1 AT89C51單片機(jī)簡(jiǎn)介AT89C51是一種帶4K字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器（FPEROMFlash Programmable and Erasable Read Only Memory）的低電壓，高性能CMOS8位微處理器，俗稱單片機(jī)。AT89C2051是一種帶2K字節(jié)閃爍可編程可擦除只讀存儲(chǔ)器的單片機(jī)。單片機(jī)的可擦除只讀存儲(chǔ)器可以反復(fù)擦除100次。該器件采用ATMEL高密度非易失存儲(chǔ)器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的MCS-51指令集和輸出管腳相兼容。由于將多功能8位CPU和閃爍存儲(chǔ)器組合在單個(gè)芯片中，ATMEL的AT89C51是一種高效微控制器，AT89C205

26、1是它的一種精簡(jiǎn)版本。AT89C51單片機(jī)為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。AT89C51是一款采用ATMEL高密度非易失存儲(chǔ)器制造技術(shù)制造的，與工業(yè)標(biāo)準(zhǔn)的MCS-51指令集和輸出管腳相兼容的單片機(jī)，其主要性能特點(diǎn)如下所述： （1）片內(nèi)集成4KB可編程閃爍存儲(chǔ)器，可進(jìn)行1000次以上寫/擦循環(huán)操作，數(shù)據(jù)保留時(shí)間可長(zhǎng)達(dá)10年,支持三級(jí)程序存儲(chǔ)器鎖定。 （2）豐富強(qiáng)大的外部接口性能：32可編程I/O線，可編程串行通道，片內(nèi)振蕩器和時(shí)鐘電路。3.3.2 EPM7128簡(jiǎn)介EPM7128是可編程的大規(guī)模邏輯器件，為ALTERA公司的生產(chǎn)的建立在多陣列結(jié)構(gòu)基礎(chǔ)上的高性能可編程邏輯器件M

27、AX7000系列產(chǎn)品，其內(nèi)部具有符合IEEE11491標(biāo)準(zhǔn)的JTAG接口用于在線下載和修改程序，具有阻抗高，電可擦等特點(diǎn)，可用門單元為2500個(gè)，128個(gè)宏單元，8個(gè)邏輯陣列塊，管腳間最大遲延為5ns，工作電壓為+5V。EPM7128SLC84具有68個(gè)用戶可使用I/O接口。CPLD具有高集成度,高可靠性，幾乎可將整個(gè)設(shè)計(jì)系統(tǒng)下載在同一塊芯片中。實(shí)現(xiàn)所謂片上系統(tǒng)，從而大大縮小設(shè)計(jì)產(chǎn)品的體積,具有可編程和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。CPLD的邏輯功能模塊包括32位計(jì)數(shù)器，數(shù)據(jù)選擇器和D觸發(fā)器等邏輯模塊，各邏輯模塊用硬件描述語(yǔ)言 VHDL來(lái)描述其功能。等精度頻率計(jì)系統(tǒng)原理該模塊主要完成單片機(jī)對(duì)CPLD

28、的控制。單片機(jī)P2口的8根口線為控制信號(hào)線，具體控制功能如下：P2.0（END）：脈寬計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，END=1計(jì)數(shù)結(jié)束。P2.1（TF）：TF=0時(shí)等精度測(cè)頻，TF=1時(shí)測(cè)脈寬。P2.2（CHOISE）：自較/測(cè)頻選擇，CHOISE=1測(cè)頻，CHOISE=0自較。P2.3（START）：當(dāng)TF=0時(shí)，作為預(yù)置門閘，門寬由鍵盤輸入值決定，START=1時(shí)預(yù)置門打開，START=0時(shí)關(guān)門；當(dāng)TF=1時(shí)，START有第二功能，此時(shí)，當(dāng)START=0時(shí)測(cè)負(fù)脈寬，當(dāng)START=1時(shí)測(cè)正脈寬，利用此功能可分別獲得脈寬和站空比數(shù)據(jù)。P2.4（CLR/TRIG）：當(dāng)TF=0時(shí)系統(tǒng)全清零功能，當(dāng)TF=1時(shí)C

29、LR/TRIG的上升沿將啟動(dòng)COUNT2，進(jìn)行脈寬計(jì)數(shù)。P2.5（EEND）：等精度測(cè)頻計(jì)數(shù)結(jié)束狀態(tài)信號(hào)，EEND=0時(shí)計(jì)數(shù)結(jié)束。P2.6（ADRA）；P2.7（ADRB）：計(jì)數(shù)值讀出選通控制。若令A(yù)D=ADRA，ADRB，則當(dāng)AD=00，01，10，11時(shí)可從P0口和P2口由低8位至高8位分別讀出兩組4個(gè)8位計(jì)數(shù)值。等精度頻率計(jì)系統(tǒng)原理圖如圖3-3所示。圖3-3 等精度頻率計(jì)系統(tǒng)原理圖3.4信號(hào)輸入放大和整形模塊輸入待測(cè)信號(hào)經(jīng)過(guò)LM358放大后又經(jīng)過(guò)74HC14形成系統(tǒng)需要的矩形波，然后送入復(fù)雜可編程邏輯器件（CPLD）。該部分電路的功能主要是完成對(duì)弱信號(hào)的放大和強(qiáng)信號(hào)的限幅處理,并將各種形

30、式的被測(cè)模擬信號(hào)整形為適合單片機(jī)處理的數(shù)字脈沖信號(hào)。信號(hào)輸入整形模塊原理圖如圖3-4所示。圖3-4 信號(hào)輸入整形模塊原理圖3.5音頻輸出電路在測(cè)量按鍵時(shí)有語(yǔ)音，告訴我們正在操作，運(yùn)行中。圖3-5 音頻電路圖3.6 CPLD功能模塊描述CPLD功能模塊的內(nèi)部結(jié)構(gòu)包括三個(gè)實(shí)體CONTRL和COUNT。CONTRL內(nèi)部主要是一個(gè)受待測(cè)頻率同步的D觸發(fā)器.在門控信號(hào)FTEST為高電平時(shí)，將標(biāo)準(zhǔn)頻率FS輸出到CLKFS端，F(xiàn)TEST 為低電平時(shí)，CLKFS為0，測(cè)量原理波形圖如圖3-6 所示。圖3-6 測(cè)量原理波形圖4 等精度頻率計(jì)軟件設(shè)計(jì)方案4.1VHDL語(yǔ)言VHDL語(yǔ)言優(yōu)點(diǎn) 傳統(tǒng)的硬件電路設(shè)計(jì)方法是

31、采用自下而上的設(shè)計(jì)思想，即依據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流程圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流程圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就著手進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路的設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的總體調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常復(fù)雜時(shí)，設(shè)計(jì)者必須具備較豐富的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計(jì)者帶來(lái)了諸多的煩惱。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各ASIC研制和生產(chǎn)廠家都相繼開發(fā)了具有自己

32、特色的電路硬件描述語(yǔ)言（Hardware Description Language，簡(jiǎn)稱HDL）。但這些硬件描述語(yǔ)言有很大的差異，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來(lái)了很大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語(yǔ)言作為可互相交流的設(shè)計(jì)環(huán)境，已經(jīng)勢(shì)在必行。于是，美國(guó)于1981年提出了一種新的、標(biāo)準(zhǔn)化的HDL，稱之為VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡(jiǎn)稱VHDL。這是一種用形式化方法來(lái)描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語(yǔ)言。設(shè)計(jì)者可以運(yùn)用這種語(yǔ)言來(lái)描述自己

33、的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行編譯，仿真，再自動(dòng)綜合到門級(jí)電路，最后用PLD實(shí)現(xiàn)其功能。綜合起來(lái)講，VHDL語(yǔ)言具有如下優(yōu)點(diǎn)：覆蓋范圍廣泛，描述能力極強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。在VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過(guò)層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計(jì)算機(jī)讀取，也容易被讀者理解。使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。因?yàn)閂HDL的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需要修改相應(yīng)程序中的屬性參數(shù)就可以了。支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由幾個(gè)人共同承擔(dān)，VHDL為設(shè)計(jì)的

34、分解和設(shè)計(jì)的再利用提供了有力的支持。4.1.2 采用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)的特點(diǎn)當(dāng)電路系統(tǒng)采用VHDL語(yǔ)言設(shè)計(jì)其硬件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)：1) 采用自上而下的設(shè)計(jì)思想。即能夠從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。2) 系統(tǒng)可大量采用PLD芯片。由于目前很多制造PLD芯片的廠家，他們開發(fā)的工具軟件均支持VHDL語(yǔ)言的編程。所以利用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以從硬件電路的設(shè)計(jì)的需要出發(fā)，自行利用PLD設(shè)計(jì)自用的ASIC芯片，而無(wú)須受通用元器件的限制。3）采用系統(tǒng)早期仿真。從而可以在系統(tǒng)設(shè)計(jì)的早期發(fā)現(xiàn)設(shè)計(jì)中存在的具體問(wèn)題，大大縮短

35、系統(tǒng)設(shè)計(jì)的所需要的時(shí)間，節(jié)約大量的人力和物力，財(cái)力。4）降低了硬件電路設(shè)計(jì)難度。在傳統(tǒng)的設(shè)計(jì)方法中，往往要求設(shè)計(jì)者在設(shè)計(jì)電路之前，首先寫出該電路的邏輯表達(dá)式或真值表（或時(shí)序電路的狀態(tài)表）。這一工作是相當(dāng)困難和繁雜的，特別是當(dāng)系統(tǒng)比較復(fù)雜時(shí)更是如此。而利用VHDL語(yǔ)言設(shè)計(jì)硬件電路時(shí)，就可以使設(shè)計(jì)者免除編寫邏輯表達(dá)式或真值表之煩惱，從而大大降低了設(shè)計(jì)的難度，也在很大程度上縮短了設(shè)計(jì)的周期。4.2VHDL軟件設(shè)計(jì)方案VHDL(VHSIC Hardware Description Language)即超高速集成電路硬件描述語(yǔ)言。若按傳統(tǒng)的設(shè)計(jì)方法，完成這個(gè)頻率計(jì)需用上述的四種器件共計(jì)十幾塊芯片構(gòu)成，不

36、僅體積大，而且因外接引腳多，影響可靠性。而采用EDA技術(shù)，整個(gè)設(shè)計(jì)分僅兩步：第一步，在MAX+PLUS開發(fā)工具中，先用VHDL語(yǔ)言分別編寫出以上四種器件的文本文件(稱為底層文件)，并將它們分別轉(zhuǎn)換成相應(yīng)的器件，然后分別進(jìn)行時(shí)序仿真，使每個(gè)器件的時(shí)序仿真結(jié)果與設(shè)計(jì)要求一致；第二步，將這四種器件共十幾塊芯片按電路設(shè)計(jì)圖連接起來(lái)，形成頂層文件后進(jìn)行整個(gè)系統(tǒng)的綜合，并將整個(gè)頻率計(jì)作為一個(gè)器件進(jìn)行時(shí)序仿真。下面分步給出設(shè)計(jì)過(guò)程。4.3 所需VHDL文件及波形仿真結(jié)果1. 波形仿真見圖4-1所示：圖 4-1 帶時(shí)鐘使能十進(jìn)制計(jì)數(shù)器的波形仿真圖2. 仿真波形見圖4-2所示：圖 4-2 測(cè)頻控制信號(hào)發(fā)生器波形

37、仿真圖3. 波形仿真如圖4-3所示：圖 4-3 7段顯示譯碼器的波形仿真圖4.頂層文件的編寫在以上四個(gè)器件正確設(shè)計(jì)的基礎(chǔ)上，再按設(shè)計(jì)原理圖的要求將這四種器件共十幾塊芯片連接起來(lái)，形成頂層文件。常用的方法是將頂層文件編成電路圖的形式，進(jìn)行綜合仿真。這種方法雖然較簡(jiǎn)單，但缺點(diǎn)是有可能使電路系統(tǒng)工作中出現(xiàn)“毛刺”，從而降低系統(tǒng)的可靠性。因此，在我們的設(shè)計(jì)中最突出的地方是不用電路圖的形式編寫頂層文件，而是用文本形式來(lái)編寫，即用VHDL語(yǔ)言來(lái)描述十幾塊芯片的連接，避免了系統(tǒng)在工作中出現(xiàn)“毛刺”現(xiàn)象，使系統(tǒng)的穩(wěn)定度和可靠性均得到提高。以上程序經(jīng)綜合仿真后，結(jié)果符合設(shè)計(jì)要求。原來(lái)需要十幾塊芯片組成的頻率計(jì)，

38、現(xiàn)在只用一塊芯片即可實(shí)現(xiàn)。4.4單片機(jī)的匯編語(yǔ)言編程本系統(tǒng)軟件的功能,它主要完成各種實(shí)質(zhì)性的功能,如測(cè)量、計(jì)算、顯示、定時(shí)中斷服務(wù)、鍵盤中斷服務(wù)等。主程序設(shè)計(jì)系統(tǒng)初始化后，調(diào)顯示,調(diào)按鍵，不斷掃描鍵盤子程序，當(dāng)代鍵按下時(shí)，程序跳轉(zhuǎn)到相應(yīng)的子程序執(zhí)行其功能，然后返回繼續(xù)執(zhí)行鍵盤掃描主程序。主程序流程圖如圖4-4所示。圖4-4主程序流程圖4.4.2顯示程序設(shè)計(jì)為提高單片機(jī)的計(jì)算速度以及降低數(shù)碼顯示器對(duì)主系統(tǒng)的干擾，采用串行靜態(tài)顯示方式，8個(gè)74HC595、8個(gè)共陽(yáng)LED數(shù)碼管構(gòu)成顯示器。該系統(tǒng)軟件采用MCS-51匯編編程，顯示程序流程圖如圖4-5所示 。圖4-5 顯示部分程序流程圖 按鍵程序設(shè)計(jì)鍵

39、盤設(shè)有三個(gè)時(shí)間值鍵，分別為0.1s , 1s和10s，來(lái)控制預(yù)置門的開關(guān)時(shí)間。在執(zhí)行功能子程序之前會(huì)提示先輸入時(shí)間值。還有五個(gè)功能鍵，分別為測(cè)頻率、周期、脈寬、占空比、自較正。按鍵部分流程圖如4-6所示。圖4-6 按鍵部分程序流程圖5電路系統(tǒng)調(diào)試在電路設(shè)計(jì)中采用模塊設(shè)計(jì)法，各電路模塊進(jìn)行單獨(dú)設(shè)計(jì)和調(diào)試，最后將各模塊組合后，進(jìn)行整體調(diào)試。數(shù)字測(cè)量部分采用EDA設(shè)計(jì)工具設(shè)計(jì)，采用硬件描述語(yǔ)言VHDL語(yǔ)言進(jìn)行描述，用MAXplus II進(jìn)行仿真。仿真波形圖如5-1所示：圖5-1 頻率計(jì)測(cè)控時(shí)序BCLK為標(biāo)準(zhǔn)信號(hào)頻率，TCLK為待測(cè)信號(hào)頻率，CL為預(yù)置門控信號(hào)，由單片機(jī)發(fā)出，CLR為清零信號(hào)。測(cè)頻開始

40、前，首先發(fā)出一個(gè)清零信號(hào)CLR，使兩個(gè)計(jì)數(shù)器和D觸發(fā)器置零。然后由單片機(jī)發(fā)出允許測(cè)頻命令，即令CL為高電平，這時(shí)D觸發(fā)器要一直等到被測(cè)信號(hào)的上升沿通過(guò)Q端才被置1，與此同時(shí)，計(jì)數(shù)器開始記數(shù)，進(jìn)入圖5-1所示的記數(shù)允許周期。當(dāng)Tpr秒后，預(yù)置門信號(hào)被單片機(jī)置為低電平，但此時(shí)兩個(gè)計(jì)數(shù)器仍然沒有停止記數(shù)，一直要等到隨后而至的被測(cè)信號(hào)的上升沿到來(lái)時(shí)，才通過(guò)D觸發(fā)器將這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。6結(jié)論隨著現(xiàn)代技術(shù)的發(fā)展，對(duì)于頻率的測(cè)量的準(zhǔn)確度要求越來(lái)越高?，F(xiàn)代頻率測(cè)量的特點(diǎn)：測(cè)量精度高，之所以在所有物理量中處于領(lǐng)先地位，主要原因?yàn)轭l率是迄今為止復(fù)制的最準(zhǔn)確的（級(jí)）保持的最穩(wěn)定而且測(cè)量得最為準(zhǔn)確的物理量。因而可

41、以利用某種確定的函數(shù)關(guān)系把其他參數(shù)的精確讀轉(zhuǎn)換成頻率的測(cè)量。在被測(cè)信號(hào)中, 較多的是模擬和數(shù)字開關(guān)信號(hào), 此外還經(jīng)常遇到以頻率為參數(shù)的測(cè)量信號(hào), 例如流量、轉(zhuǎn)速、晶體壓力傳感器以及經(jīng)過(guò)參變量-頻率轉(zhuǎn)換后的信號(hào)等等。對(duì)于這些以頻率為參數(shù)的被測(cè)信號(hào), 通常多采用的是測(cè)頻法或測(cè)周法。即當(dāng)被測(cè)信號(hào)頻率較高時(shí)采用測(cè)頻法, 當(dāng)被測(cè)信號(hào)頻率較低時(shí)則采用測(cè)周法。對(duì)于頻率變化較小的被測(cè)信號(hào), 采用測(cè)頻或測(cè)周法的效果很滿意, 但當(dāng)被測(cè)信號(hào)頻率變化范圍較大時(shí), 比如100Hz100kHz, 采用上述方法就很難滿足在整個(gè)頻率變化范圍內(nèi)都達(dá)到所要求的測(cè)量精度。傳統(tǒng)的數(shù)字頻率計(jì)具有8 位或更多位的數(shù)碼顯示位數(shù)。這些頻率計(jì)

42、在測(cè)量高頻信號(hào)時(shí)能夠達(dá)到足夠高的測(cè)量精度,但在測(cè)量低頻信號(hào)時(shí),其測(cè)量結(jié)果的有效位數(shù)將會(huì)減少,精度也會(huì)降低,有時(shí)不得不進(jìn)行周期測(cè)量, 因?yàn)閭鹘y(tǒng)的頻率計(jì)采用的是直接記數(shù)測(cè)頻法。如果輸入信號(hào)頻率的動(dòng)態(tài)范圍較大, 為了保證其測(cè)量精度, 就需要頻繁地人工切換測(cè)頻和測(cè)周方式。本次設(shè)計(jì)完成了基于單片機(jī)和復(fù)雜可編程邏輯器件（CPLD）的等精度頻率計(jì)電路的設(shè)計(jì)，這次設(shè)計(jì)采用CPLD完成對(duì)標(biāo)準(zhǔn)頻率和待測(cè)頻率的計(jì)數(shù)，然后單片機(jī)AT89C51完成對(duì)計(jì)數(shù)結(jié)果的運(yùn)算，并且把運(yùn)算結(jié)果送出，用LED靜態(tài)顯示出來(lái)。該設(shè)計(jì)具有測(cè)試精度高，通過(guò)LED用數(shù)字的形式顯示出來(lái)，制作簡(jiǎn)單，測(cè)量的精度不會(huì)隨著被測(cè)信號(hào)頻率的降低而下降等優(yōu)點(diǎn)，

43、該電路對(duì)頻率的測(cè)試范圍為0.1HZ到100MHZ。在頻率測(cè)試中有一定的應(yīng)用前景。參考文獻(xiàn)：1 張振，晉明武，王毅平MCS-51單片機(jī)原理及應(yīng)用技術(shù)M北京：人民郵電出版社，2000，167-2432 宋萬(wàn)爪，羅平，吳順君CPLD技術(shù)及其應(yīng)用M西安：西安電子科技大學(xué)出版社，2000年6月，78-1033 蔡明生，黎福海，許文玉電子設(shè)計(jì)M北京：高等教育出版社，2003，123-1524 曾繁泰，李冰，李曉林EDA工程概論M北京：清華大學(xué)出版社，2002，,98-1385 于海雁，車速斌，李強(qiáng)VHDL及其在數(shù)顯頻率計(jì)中的應(yīng)用J沈陽(yáng)工業(yè)大學(xué)學(xué)報(bào)，2002，58-1026 張毅剛，彭喜源，譚曉昀MCS -

44、 51 單片機(jī)應(yīng)用設(shè)計(jì)M哈爾濱：哈爾濱工業(yè)大學(xué)出版社，2006，138-1877 唐穎，阮文海基于FPGA/CPLD芯片的數(shù)字頻率計(jì)設(shè)計(jì)M浙江樹人大學(xué)學(xué)，2002， 61-658侯伯亨，顧新VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)M西安：西安電子科技大學(xué)出版杜，1999，56-789 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽組委會(huì)編，全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽獲獎(jiǎng)作品精選(1994-1999)M北京理工大學(xué)出版社，北京，2003，54-8910 楊剛，龍海燕現(xiàn)代電子技術(shù)VHDL與數(shù)字系統(tǒng)設(shè)計(jì)M北京：電子工業(yè)出版社，2004，39-5911長(zhǎng)毅剛，彭喜元，姜守達(dá)，喬立巖新編MCS-51單片機(jī)應(yīng)用設(shè)計(jì)哈爾濱工業(yè)大學(xué)出版社

45、M.哈爾濱2003，25-12612李華MCS51系列單片機(jī)實(shí)用接口技術(shù)M北京：北京航空航天大學(xué)出版社，1993，499-52613徐志軍，徐光輝，李建中 大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用M成都：電子科技大學(xué)出版社，2000，100-10714 潘松，王國(guó)棟編著VHDL實(shí)用教程成都M.電子科技大學(xué)出版社2000年2月，80-10315 王道憲，賀名臣，劉偉VHDL設(shè)計(jì)技術(shù)M北京：國(guó)防工業(yè)出版社，2003年8月第一版，153-19216 高書莉，羅朝霞可編程邏輯技術(shù)及應(yīng)用M北京：人民郵電出版社2001年9月，182-25117 盧毅VHDL與數(shù)字電路設(shè)計(jì)M2001年4月第一版，168-24318 翟

46、生輝單片計(jì)算機(jī)原理及應(yīng)用M西安交通大學(xué)出版社，1995年12月第一版，183-27319Stefan Sjoholm,Lennart Lindh著M薛宏熙等譯VHDL設(shè)計(jì)電子線路北京清華大之4出版社，2000，165-28320 PETERALFKEA 400MHz Frequency CounterMAPPLICATION FREQUENCY 6COUNTER，2002，47-49.致謝這次畢業(yè)論文能夠得以順利完成，是所有曾經(jīng)指導(dǎo)過(guò)我的老師，幫助過(guò)我的同學(xué)，一直支持著我的家人對(duì)我的教誨、幫助和鼓勵(lì)的結(jié)果。我要在這里對(duì)他們表示深深的謝意！ 本論文是在導(dǎo)師倪紅霞老師的悉心指導(dǎo)下完成的。感謝倪老師

47、對(duì)我的辛勤培育。從論文的立題到實(shí)驗(yàn)的設(shè)計(jì)以及論文的撰寫整個(gè)過(guò)程無(wú)不浸透著老師的心血。她廣博的學(xué)識(shí)，嚴(yán)肅的科學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，靈活的思維方式，耐心細(xì)致的言傳身教深深感染激勵(lì)著我，將使我終身受益。導(dǎo)師不但在學(xué)習(xí)上給予我耐心細(xì)致的指導(dǎo)，在生活中也給了我莫大的關(guān)懷，這份師恩我將終身難忘。同時(shí)，我還要真心感謝林海波老師，于新老師對(duì)我的指導(dǎo)和幫助。 而且，我還要感謝大學(xué)四年所有幫助過(guò)我的老師、同學(xué)和朋友，是你們讓我的大學(xué)生活充滿了生機(jī)和活力，給我留下了美好的回憶。附錄一：元器件清單器件名稱型號(hào)數(shù)值數(shù)量單片機(jī)89C511CPLDEPM71281數(shù)碼管(LED)8晶振12M1電阻82064電阻

48、10K10集成電路74HC5958電解電容10uf2電解電容100uf2雙運(yùn)算放大器LM3581滑動(dòng)變阻器10K1三極管NPN2二極管2開關(guān)8附錄二：程序清單ORG0000HAJMPMAINORG000BHAJMPCLOCKORG100HMAIN:MOV60H,#1 ;LEDMOV61H,#2 ;MOV62H,#3 ;MOV63H,#4 ; MOV64H,#5 ; MOV65H,#6 ;MOV66H,#7 ;MOV67H,#8 ; MOV2AH,#0 ;LED MOV2BH,#0 ;LED MOV2CH,#0 ;LED MOV2DH,#0 ;LED MOV2FH,#0 ;biao ji MOV

49、60H,#0 ;"""""""""""""MOV67H,#0 ;MOV70H,#0 ;wan ,sji wan MOV71H,#0 ;bai ,qianMOV72H,#100 ;ge ,shiMOV73H,#0MOV74H,#0MOV75H,#12MOV76H,#34MOV77H,#56MOV78H,#78MOV79H,#45MOV7AH,#67MOV7BH,#89 MOV7FH,#1 ;KEY 1-5MOV7EH,#2 ;KEY 6-8MOV7DH,#0 ;CLO

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