數(shù)電--組合邏輯電路

1、學(xué)習(xí)要點(diǎn)：學(xué)習(xí)要點(diǎn)： 組合電路的分析方法和設(shè)計方法 利用數(shù)據(jù)選擇器和可編程邏輯器件進(jìn)行邏輯設(shè)計的方法 加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法第四章 組合邏輯電路主要內(nèi)容組合電路組合電路：任意時刻的輸出信號只與此時刻的：任意時刻的輸出信號只與此時刻的輸入信號有關(guān)，而與信號作用前電路的輸出狀輸入信號有關(guān)，而與信號作用前電路的輸出狀態(tài)無關(guān)；電路結(jié)構(gòu)中態(tài)無關(guān)；電路結(jié)構(gòu)中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶）組 合 邏 輯 電 路I0I1In -1Y0Y1Ym -1輸入輸出),( ),(),(110111101111000nmmnnIIIfYIIIfYIIIfY數(shù)字電路數(shù)字電路組合

2、邏輯電路組合邏輯電路時序邏輯電路時序邏輯電路概述概述4.1 組合邏輯電路的分析組合邏輯電路的分析對已知的邏輯電路，用邏輯函數(shù)來描述，列出真值 表，以確定其功能。分析過程一般包含以下幾個步驟：分析過程一般包含以下幾個步驟：已知組合邏輯電路已知組合邏輯電路寫輸出邏輯表達(dá)式寫輸出邏輯表達(dá)式填真值表填真值表檢驗(yàn)是否最簡，并改進(jìn)檢驗(yàn)是否最簡，并改進(jìn)分析其功能分析其功能ABCY&邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式 1 1 最簡與或最簡與或表達(dá)式表達(dá)式化簡 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級寫出ACBCABYYYY 321A B CY0 0 00 0

3、10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡與或最簡與或表達(dá)式表達(dá)式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。 4 5 分析是分析是否最簡否最簡Y31111ABCYY1Y21邏輯圖邏輯圖BBACBABYYYYBYYYBAYCBAY21321321邏輯表邏輯表達(dá)式達(dá)式BABBABBACBAY最簡與或最簡與或表達(dá)式表達(dá)式真值表真值表A B CY0 0 00 0 10 1 00 1 11 0

4、 01 0 11 1 01 1 111111100ABCY&用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能電路的邏輯功能ABBAY4.2 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計根據(jù)實(shí)際中提出的邏輯功能，設(shè)計出實(shí)現(xiàn)該邏輯功能 的電路。分析過程一般包含以下幾個步驟：分析過程一般包含以下幾個步驟：根據(jù)化簡結(jié)果，畫出邏輯電路根據(jù)功能要求填卡諾圖化簡邏輯函數(shù)列真值表列真值表寫最簡與或式將表達(dá)式轉(zhuǎn)化成所需要的形式真值表真值表電路功電路功能描述

5、能描述：用設(shè)計一個舉重裁判表決電路。設(shè)舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴?fù)耆e上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。 1 窮舉法 1 A B CYA B CY0 0 00 0 10 1 00 1 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 邏輯表達(dá)式邏輯表達(dá)式 ABC0001111001ABACY& 3 卡諾圖卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化

6、簡 4 5 邏輯變換邏輯變換 6 邏輯電邏輯電路圖路圖 3 化簡 4 111Y= AB +AC 5 ACABY 6 真值表真值表電路功電路功能描述能描述設(shè)計一個樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時為1，斷開時為0；燈亮?xí)rY為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。A BY0 00 11 01 10110 1 窮舉法 1 2 邏輯表達(dá)式邏輯表達(dá)式或卡諾圖或卡諾圖最簡與或最簡與或表達(dá)式表達(dá)式化簡 3 2 B

7、ABAY已為最簡與或表達(dá)式 4 邏輯變換邏輯變換 5 邏輯電路圖邏輯電路圖ABY&ABY=1用與非門實(shí)現(xiàn)BABAYBAY用異或門實(shí)現(xiàn) 例例 3 設(shè)計一個組合電路，將 8421BCD碼變換為余 3 代碼。 解解 這是一個碼制變換問題。由于均是BCD碼，故輸故輸入輸出均為四個端點(diǎn)入輸出均為四個端點(diǎn)，其框圖如圖 4 -7 所示。按兩種碼的編碼關(guān)系，得真值表如表 4 - 5 所示。 圖 4 7 碼制變換電路框圖 表表 4 5 8421BCD碼變換為余碼變換為余 3 代碼真值代碼真值 由于8421BCD碼不會出現(xiàn)10101111這六種狀態(tài)，故當(dāng)輸入出現(xiàn)這六種狀態(tài)時，輸出視為無關(guān)項(xiàng)?；嗊^程如圖

8、4 - 8 所示。圖 4 - 9 是轉(zhuǎn)換電路的邏輯圖，化簡函數(shù)為： _)(DZDCDCCDYDCBDCBDCBDCBDCBDCBDBCBXDCBABDBCABDBCAW圖 4 8 例 5 化簡過程 圖 4 9 例 5 邏輯圖 本節(jié)小結(jié)組合電路的特點(diǎn)：在任何時刻的輸出只取決于當(dāng)組合電路的特點(diǎn)：在任何時刻的輸出只取決于當(dāng)時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)時的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等表達(dá)式、卡諾圖

9、和波形圖等5種方法來描述，它們在本種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的設(shè)計步驟：邏輯圖組合電路的設(shè)計步驟：邏輯圖寫出邏輯表達(dá)式寫出邏輯表達(dá)式邏輯表達(dá)式化簡邏輯表達(dá)式化簡列出真值表列出真值表邏輯功能描述。邏輯功能描述。組合電路的設(shè)計步驟：列出真值表組合電路的設(shè)計步驟：列出真值表寫出邏輯表寫出邏輯表達(dá)式或畫出卡諾圖達(dá)式或畫出卡諾圖邏輯表達(dá)式化簡和變換邏輯表達(dá)式化簡和變換畫出邏畫出邏輯圖。輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。組合函數(shù)，可以取得事半功倍的效果。

10、4.3 常用中規(guī)模組合邏輯部件的常用中規(guī)模組合邏輯部件的原理和應(yīng)用原理和應(yīng)用表表 4 6 集成電路的劃分集成電路的劃分 1、半加器、半加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加而不考慮低位進(jìn)位，求得和及進(jìn)位的邏輯電路稱為半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號半加器電路圖加數(shù)本位的和向高位的進(jìn)位4.3.1 半加器和全加器半加器和全加器加法器是構(gòu)成計算機(jī)中算術(shù)運(yùn)算電路的基本單元。2、全加器、全加器能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個1位

11、二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖7421mmmmSiAi、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。7653mmmmCiiiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的邏輯圖和邏輯符

12、號全加器的邏輯圖和邏輯符號=1&AiBiCi-1SiCi (a) 邏輯圖 (c) 國標(biāo)符號AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符號CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAmmmmS11iiiiiiiCBCABAC 用與門和或門實(shí)現(xiàn)用與門和或門實(shí)現(xiàn)1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci 1 1 1 Ai Bi Ci-1 1 1 & & & &

13、 & & & 用與或非門實(shí)現(xiàn)用與或非門實(shí)現(xiàn) AiBiCi-1000111100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACCCiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABA

14、C實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。(1)串行進(jìn)位加法器串行進(jìn)位加法器：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。3、多位二進(jìn)制加法、多位二進(jìn)制加法10011101111例如做14+7的運(yùn)算：=（10101）2 = 16+4+1 =（21）100 01 11 11 10 0(1110)2+(0111)20CO CIA BSCO CIA BSCO CIA BSCO CIA BS電路

15、比較簡單，但運(yùn)算速度較慢，主要在一些中低數(shù) 字設(shè)備中采用。(2)并行進(jìn)位加法器（超前進(jìn)位加法器）并行進(jìn)位加法器（超前進(jìn)位加法器） iiiBAG iiiBAP進(jìn)位生成項(xiàng)進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位傳遞條件11)(iiiiiiiiiCPGCBABAC進(jìn)位表達(dá)式進(jìn)位表達(dá)式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表達(dá)式和表達(dá)式4位超前進(jìn)位加位超前進(jìn)位加法器遞推公式法器遞推

16、公式S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&A15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的級連加法器的級連B3B2B1B0A3A2A1A0S3 S2 S1 S0CICO集成集成4 4位全加器邏輯圖位全加

17、器邏輯圖 例例 6 試用全加器構(gòu)成二進(jìn)制減法器。 解解 利用“加補(bǔ)”的概念，即可將減法用加法來實(shí)現(xiàn)， 圖 4 - 18 即為全加器完成減法功能的電路。 4、全加器的應(yīng)用、全加器的應(yīng)用 S3 S2 S1 S0C3 C0 -1 A3 A2 A1 A0 B3 B2 B1 B0= 1= 1= 1= 1被 加 數(shù) /被 減 數(shù)加 數(shù) /減 數(shù)加 減 控 制補(bǔ)充：二進(jìn)制并行加法補(bǔ)充：二進(jìn)制并行加法/減法器減法器C0-10時，時，B 0=B，電路執(zhí)行，電路執(zhí)行A+B運(yùn)算；當(dāng)運(yùn)算；當(dāng)C0-11時，時，B 1=B，電路執(zhí)行，電路執(zhí)行AB=A+B運(yùn)算。運(yùn)算。 例例 7 試用全加器完成二進(jìn)制的乘法功能。 解解 以兩

18、個二進(jìn)制數(shù)相乘為例。乘法算式如下： 圖 4 19 利用全加器實(shí)現(xiàn)二進(jìn)制的乘法 例例 8 試用四位全加器構(gòu)成一位 8421 碼的加法電路。 解解 兩個 8421 碼相加，其和仍應(yīng)為8421 碼，如不是 8421 碼則結(jié)果錯誤。如 產(chǎn)生錯誤的原因是 8421BCD碼為十進(jìn)制，逢十進(jìn)一， 而四位二進(jìn)制是逢十六進(jìn)一，二者進(jìn)位關(guān)系不同， 當(dāng)和數(shù)大于 9 時，8421BCD應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此，應(yīng)對結(jié)果進(jìn)行修正。當(dāng)運(yùn)算結(jié)果小于等于 9 時，不需修正或加“0”，但當(dāng)結(jié)果大于 9 時，應(yīng)修正讓其產(chǎn)生一個進(jìn)位，加0110即可。如上述后兩種情況：故修正電路應(yīng)含一個判 9 電路，當(dāng)和數(shù)大于

19、9 時對結(jié)果加0110， 小于等于 9 時加0000。 除了上述大于 9 時的情況外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于 9， 所以大于 9 的條件為 19_234_13234SSSSCSSSSCF圖 4 20 大于 9 的化簡 圖 4 21 一位 8421BCD碼加法器電路圖 例例 9 試采用四位全加器完成 8421BCD碼到余 3 代碼的轉(zhuǎn)換。 解解 由于 8421BCD碼加 0011 即為余 3 代碼，所以其轉(zhuǎn)換電路就是一個加法電路，如圖 4 -22 所示。 圖 4-22 用全加器構(gòu)成8421BCD碼到余3代碼的轉(zhuǎn)換電路 BCD碼碼+0011=余余3碼碼本節(jié)小結(jié)能對兩個能對兩個1位二

20、進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。邏輯電路稱為半加器。能對兩個能對兩個1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于位，即相當(dāng)于3 3個個1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，

21、超前進(jìn)位加法器速度較快、但電路復(fù)雜。速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用加法器除用來實(shí)現(xiàn)兩個二進(jìn)制數(shù)相加外，還可用來設(shè)計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法來設(shè)計代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。器等。實(shí)現(xiàn)編碼操作的電路稱為編碼器。4.3.2 編碼器和譯碼器編碼器和譯碼器 將具有某種特定含義的信號變換為二進(jìn)制代碼的過程稱為編碼。邏輯功能邏輯功能：編碼就是指定一系列二進(jìn)制代碼，按要求賦予每一個代碼以特定的含義。一位二進(jìn)制數(shù)可表示“0”和“1”兩種狀態(tài)，n位二進(jìn)制數(shù)則有2n種狀態(tài)。2n種狀態(tài)能表示2n個數(shù)據(jù)和信息。編碼就是對2n種狀態(tài)

22、進(jìn)行人為的數(shù)值指定，給每一種狀態(tài)指定一個具體的數(shù)值。按照被編碼信號的特點(diǎn)和要求，可分為： 1.二進(jìn)制編碼器 2.二-十進(jìn)制編碼器 3.優(yōu)先編碼器1、3位二進(jìn)制編碼器位二進(jìn)制編碼器 3 3位二進(jìn)制編碼器位二進(jìn)制編碼器: :8 8個輸入端，個輸入端，3 3個輸出端，常稱為個輸出端，常稱為8 8線線3 3線編碼器。線編碼器。輸輸 出出輸輸 入入0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0

23、 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1Y2 Y1 Y00(I0 ) 1(I1 ) 2( I2 ) 3( I3 ) 4(I4 ) 5( I5 ) 6(I6 ) 7( I7) 3 3位二進(jìn)制編碼器真值表位二進(jìn)制編碼器真值表輸 入 輸 出 Y2 Y1 Y0 I0 I1 I2 I3 I4 I5 I6 I7 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 0 0 1 1 1 輸輸入入8個互斥的信號個互斥的信號輸輸出出3位二進(jìn)制代碼位二進(jìn)制代碼編編碼碼表表753175310763276321765476542IIIIIIIIYIIIIIII

24、IYIIIIIIIIY邏邏輯輯表表達(dá)達(dá)式式 I7I6I5I4 I3I2 I1 I0 Y2 Y1 Y0 I7I6I5I4 I3I2 I1 I0 Y2 Y1 Y0 (a) 由或門構(gòu)成 (b) 由與非門構(gòu)成 1 1 1 & & & 邏輯圖邏輯圖電路的特點(diǎn)：（高電平）1編碼編碼有效，輸出三位二進(jìn)制原碼原碼。說明：電路中的I0 端可以去掉，因?yàn)楫?dāng)I7I6I5I4I3I2I1 = 0000000時，必然輸出I0的代碼000，所以，I0端叫做“隱含端”。輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I

25、9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 12、8421 BCD碼編碼器碼編碼器輸輸入入10個互斥的數(shù)碼個互斥的數(shù)碼輸輸出出4位二進(jìn)制代碼位二進(jìn)制代碼真真值值表表9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY邏輯表達(dá)式邏輯表達(dá)式 I9 I8 I7I6I5I4 I3I2 I1 I0 Y3 Y2 Y1 Y0 (a) 由或門構(gòu)成 1 1 1 1 I9 I8 I7I6I5I4 I3I2 I1 I0 (b) 由與非門

26、構(gòu)成 Y3 Y2 Y1 Y0 & & & & 邏輯圖邏輯圖特點(diǎn)：特點(diǎn)：任何時刻只允許輸入一個一個編碼信號，否則輸出將發(fā)生混亂。若此時輸入兩個編碼信號I5和I6，則輸出為111=I7。1、3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中，允許多個輸入信號同時有效，但它只按其中優(yōu)先級別最高的有效輸入信號編碼，對級別較低的輸入信號不予理睬。輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1

27、01 0 11 0 00 1 10 1 00 0 10 0 0設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真真值值表表優(yōu)先編碼器優(yōu)先編碼器12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08線線-3線線優(yōu)優(yōu)先先編編碼碼器器74LS14874LS148的真

28、值表的真值表輸輸入入：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸出出：邏輯：邏輯0(0(低電平）有效低電平）有效輸輸 入入輸輸 出出EI I0 I1 I2 I3 I4 I5 I6 I7A2 A1 A0 CS EO1 0 1 1 1 1 1 1 1 10 00 0 10 0 1 10 0 1 1 10 0 1 1 1 10 0 1 1 1 1 10 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 11 1 1 1 11 1 1 1 00 0 0 0 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 11 1 1 0 12、

29、集成、集成3位二進(jìn)制優(yōu)先編碼器位二進(jìn)制優(yōu)先編碼器74LS1487IEII1I2I543I6IIA01A2AEOGS0I1111111111111111&74LS148的電路圖 VCC EO CS I3 I2 I1 I0 A0 I4 I5 I6 I7 EI A2 A1 GND 16 15 14 13 12 11 10 9 74LS148 1 2 3 4 5 6 7 8 A2 A1 A0 EO CS EI I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 14 74LS148 5 4 3 2 1 13 12 11 10 (a) 引腳排列圖 (b) 邏輯功能示意圖 EI為使能

30、輸入端，低電平有效。EO為使能輸出端，高電平有效。CS為優(yōu)先標(biāo)志輸出端。 EO和CS端主要用于級聯(lián)和擴(kuò)展。_11_1_01_11_276543210)7656436421 ()76542543()7654(EEEECSEAEAEAOO 編碼器的擴(kuò)展：編碼器的擴(kuò)展：16個輸入端優(yōu)先級別從15 0遞降,四個輸出端為A3 A1圖 4 30 兩片8-3優(yōu)先編碼器擴(kuò)展為16-4優(yōu)先編碼器的連接圖 16 15 14 13 12 11 10 9 74LS147 1 2 3 4 5 6 7 8 VCC CS Y3 I3 I2 I1 I9 Y0 I4 I5 I6 I7 I8 Y2 Y1 GND 3、集成、集成1

31、0線線-4線優(yōu)先編碼器線優(yōu)先編碼器74LS147引腳陣列圖本節(jié)小結(jié)用二進(jìn)制代碼表示特定對象的過程用二進(jìn)制代碼表示特定對象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器。編碼器分二進(jìn)制編碼器、十進(jìn)制編編碼器分二進(jìn)制編碼器、十進(jìn)制編碼器和優(yōu)先編碼器，各種編碼器的工碼器和優(yōu)先編碼器，各種編碼器的工作原理類似，設(shè)計方法也相同。集成作原理類似，設(shè)計方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。采用優(yōu)先編碼方案。譯碼是編碼的逆過程。譯碼器的作用是將輸入代碼轉(zhuǎn)換成特定的輸出信號，即把代碼狀態(tài)的特定含義翻譯出來。實(shí)現(xiàn)譯碼

32、操作的電路稱為譯碼器。設(shè)二進(jìn)制譯碼器的輸入端為n個，則輸出端為2n個，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器譯碼器常用有常用有：二進(jìn)制譯碼器 、二 十進(jìn)制譯碼器 、 集成譯碼 器、顯示譯碼器1、二進(jìn)制譯碼器、二進(jìn)制譯碼器3-8譯碼器A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7以3位二進(jìn)制譯碼器為例：3-8譯碼器的框圖其中，A2、A1、A0為輸入端，A2為最高位，A1為最低位。Y0Y7為狀態(tài)信號輸出端，高電平有效。邏輯功能：邏輯功能：當(dāng)A2A1A0=i時，輸出端Yi為高電平，其余7

33、個輸出端為低電平。A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸輸入入：3位二進(jìn)制代碼位二進(jìn)制代碼輸輸出出：8個互斥的信號個互斥的信號01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAA

34、AYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)：與門組成的陣列：與門組成的陣列3 線-8 線譯碼器二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。2、二、二十進(jìn)制譯碼器十進(jìn)制譯碼器把二-十進(jìn)制代碼翻譯成10個十進(jìn)制數(shù)字信號的電路，稱為二-十進(jìn)制譯碼器。4-10譯碼器A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7A3Y

35、8Y94-10譯碼器的框圖兩種譯碼方式：（1）完全譯碼完全譯碼（拒絕偽輸入譯碼）：當(dāng)輸入為10101111時，輸出全為0。（2）非完全譯碼非完全譯碼（不拒絕偽輸入譯碼）：當(dāng)輸入為10101111時，輸出是隨意狀態(tài)，即為無關(guān)項(xiàng)。邏輯功能：邏輯功能：高電平有效，即當(dāng)在輸入端輸入一個BCD碼時，就會在它所表示的十進(jìn)制數(shù)的對應(yīng)輸出端產(chǎn)生一個高電平信號，而其余輸出端均為低電平。完全譯碼的真值表完全譯碼的真值表01239012380123701236012350123401233012320123101230 AAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA YAAAAYAAAA

36、 YAAAAY A0 A1 A2 A3 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y91111&邏輯表達(dá)式邏輯表達(dá)式邏輯圖邏輯圖采用完全譯碼方案非完全譯碼的真值表非完全譯碼的真值表0390380127012601250124012301220123101230 AA YAAYAAA YAAAYAAA YAAAYAAA YAAAYAAAA YAAAAY邏輯表達(dá)式邏輯表達(dá)式化簡時考慮6種多余狀態(tài)，將其作為無關(guān)項(xiàng)考慮，得如下表達(dá)式：所對應(yīng)電路圖如書本圖4-34所示注意：注意：一般采用完全譯碼方式。因?yàn)槿舨捎梅峭耆g碼，若非法輸入出現(xiàn)，在輸出端就會產(chǎn)生偽輸出。例如：當(dāng)輸入為1010

37、時，Y2輸出高電平，Y8也輸出高電平，即偽輸出。 集成譯碼器與前面講述的譯碼器工作原理一樣， 但考慮集成電路的特點(diǎn)，有以下幾個問題。 (1) 為了減輕信號的負(fù)載，故集成電路輸入一般都采用緩沖級，這樣外界信號只驅(qū)動一個門。 (2) 為了降低功率損耗，譯碼器的輸出端常常是反碼輸出， 即輸出低電位有效。 (3) 為了便于擴(kuò)大功能，增加了一些功能端，如使能端等。 3、集成二進(jìn)制譯碼器、集成二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 9 74LS138 1 2 3 4 5 6 7 8 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 E2 E3 E1 Y7 G

38、ND 74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 E2 E3 E1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 (a) 引腳排列圖 (b) 邏輯功能示意圖 A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），E1、 、為選通控制端。當(dāng)E1 1、 時，譯碼器處于工作狀態(tài)；當(dāng)E10、時，譯碼器處于禁止?fàn)顟B(tài)，輸出全為高電平。07YY2E3E032EE132 EE真值表真值表輸輸入入：自然二進(jìn)制碼：自然二進(jìn)制碼輸輸出出：低電平有效：低電平有效Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10Y11 Y12 Y13

39、 Y14 Y15 使能 譯碼輸出 A0A1A2 A3 “1” 譯碼輸入 A0A1A2 E1 E2 E3 低位片 I Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0A1A2 E1 E2 E3 高位片 II Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 4 線-16 線譯碼器應(yīng) 用 ： 用 兩 片應(yīng) 用 ： 用 兩 片 7 4 L S 1 3 87 4 L S 1 3 8 擴(kuò) 展 為擴(kuò) 展 為 4 4 線線 1 6 1 6 線 譯 碼 器 ，線 譯 碼 器 ， 將 輸 入 的將 輸 入 的 四位二進(jìn)制代碼四位二進(jìn)制代碼A A3 3A A2 2A A1 1A A0 0譯成譯成1616個獨(dú)立的

40、低電平信號個獨(dú)立的低電平信號Y Y0 0Y Y1515。4 數(shù)字顯示譯碼驅(qū)動電路數(shù)字顯示譯碼驅(qū)動電路1、數(shù)碼顯示器、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。分類：分類：按數(shù)碼管發(fā)光段數(shù)分，有七段數(shù)碼管和八段數(shù)碼管。按數(shù)碼管發(fā)光段數(shù)分，有七段數(shù)碼管和八段數(shù)碼管。 按發(fā)光物質(zhì)分，有發(fā)光二極管按發(fā)光物質(zhì)分，有發(fā)光二極管(LED)式、熒光式、液晶顯示等。式、熒光式、液晶顯示等。七段式七段式LED顯示器顯示器共陰極接法共陽極接法LED數(shù)碼管內(nèi)部的兩種接法：只要給每個發(fā)光二極管加上適當(dāng)?shù)恼螂妷?，該段就可以發(fā)光。所以

41、，要使對應(yīng)段發(fā)光，在共陽極接法中，應(yīng)使對應(yīng)極為低電平，在共陰極接法中，應(yīng)使相應(yīng)極為高電平。b=c=f=g=1，a=d=e=0時時c=d=e=f=g=1，a=b=0時時共陰極共陰極(3) 顯示譯碼器。顯示譯碼器。 顯示譯碼器的設(shè)計首先要考慮到顯示的字形。 我們用驅(qū)動七段發(fā)光二極管的例子說明設(shè)計顯示譯碼器的過程。 圖 4 41 是其輸入輸出示意圖。 它具有四個輸入端(一般是 8421BCD碼)， 七個輸出端。 設(shè)計這樣的譯碼器時， 對于每個輸出變量， 均應(yīng)作出其真值表， 再用卡諾圖進(jìn)行化簡。圖 4 41 七段顯示譯碼器框圖 16 15 14 13 12 11 10 974LS48 1 2 3 4

42、5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列圖引腳排列圖功功能能表表集成時為了擴(kuò)大功能，增加熄滅輸入信號BI、燈測試信號LT、滅“0”輸入RBI和滅“0”輸出RBO。其功能介紹如下： BI：當(dāng)BI=0 時，不管其它輸入端狀態(tài)如何，七段數(shù)碼管均處于熄滅狀態(tài)，不顯示數(shù)字。 LT：當(dāng)BI=1，LT=0 時，不管輸入DCBA狀態(tài)如何， 七段均發(fā)亮，顯示“8”。它主要用來檢測數(shù)碼管是否損壞。 RBI: 當(dāng)BI=LT=1，RBI=0 時，輸入DCBA為0000， 各段均熄滅，不顯示“0”。而DCBA為其它各種組合時， 正常顯示。 它主要

43、用來熄滅無效的前零和后零。 如 0093.2300，顯然前兩個零和后兩個零均無效，則可使用RBI使之熄滅，顯示93.23。 RBO：當(dāng)本位的“0”熄滅時，RBO=0，在多位顯示系統(tǒng)中，它與下一位的RBI相連，通知下位如果是零也可熄滅。 74LS48的邏輯功能的邏輯功能（1）正常譯碼顯示。）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進(jìn)制數(shù)時，對輸入為十進(jìn)制數(shù)l15的的二進(jìn)制碼（二進(jìn)制碼（00011111）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。（2）試燈。）試燈。當(dāng)當(dāng)LT=0 ，BI/RBO=1時，無論輸入怎樣，時，無論輸入怎樣，ag輸出全輸出全1，數(shù)碼管七

44、段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。 LT稱為稱為試燈輸入端。試燈輸入端。（3）滅零。）滅零。當(dāng)當(dāng)LT=1，而輸入為，而輸入為0的二進(jìn)制碼的二進(jìn)制碼0000時，只有當(dāng)時，只有當(dāng)RBI =1時，時，才產(chǎn)生才產(chǎn)生0的七段顯示碼的七段顯示碼,如果此時輸入如果此時輸入RBI =0 ，則譯碼器的則譯碼器的ag輸出輸出全全0，使顯示器全滅；所以，使顯示器全滅；所以RBI稱為滅零輸入端稱為滅零輸入端。（4）特殊控制端）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端?？梢宰鬏斎攵耍部梢宰鬏敵龆恕?作輸入使用時，如果作輸入使用時，如

45、果BI=0時，不管其他輸入端為何值，時，不管其他輸入端為何值，ag均均輸出輸出0，顯示器全滅。因此，顯示器全滅。因此BI稱為稱為滅燈輸入端滅燈輸入端。 作輸出端使用時，受控于作輸出端使用時，受控于RBI。當(dāng)。當(dāng)RBI=0，輸入為，輸入為0的二進(jìn)制碼的二進(jìn)制碼0000時，時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，用以指示該片正處于滅零狀態(tài)。所以，RBO 又稱又稱為滅零輸出端。為滅零輸出端。 1 0 0 0 0 0 0 0 0 1 0 0 小 數(shù) 點(diǎn) 0 0 1 1 0 1 1 1 0 0 0 0 LT RBI RBO A3A2A1A0 LT RBI RBO A3A2A1A0 LT RBO

46、 RBI A3A2A1A0 LT RBO RBI A3A2A1A0 LT RBO RBI A3A2A1A0 LT RBI RBO A3A2A1A0 數(shù)碼顯示電路的動態(tài)滅零數(shù)碼顯示電路的動態(tài)滅零整數(shù)部分：高位的RBOBI /與低位的RBI相連小數(shù)部分：低位的RBOBI /與高位的RBI相連邏輯符號邏輯符號（輸出0有效）：綜合綜合1）同理,四位二進(jìn)制譯碼器為4線16線譯碼器2）二進(jìn)制譯碼器就是n線2n線譯碼器， 即，n變量全部最小項(xiàng)的譯碼器。當(dāng)控制端E1E2E3=100 時，譯碼器處工作狀態(tài)，此時，它能將三位二進(jìn)制數(shù)的每個代碼分別譯成低電平。譯碼器禁止時，所有輸出端都輸出無效電平（高電平）。功能：

47、功能：iimY 5. 譯碼器的應(yīng)用譯碼器的應(yīng)用7653174211)7 , 6 , 5 , 3(),()7 , 4 , 2 , 1 (),(mmmmmCBACmmmmmCBASiiiiiiii1、實(shí)現(xiàn)邏輯函數(shù)、實(shí)現(xiàn)邏輯函數(shù)畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。與非形式。&AiBiCi-1 1SiCiA0 Y0A1 Y1A2 Y2 Y3 Y4E1 Y5E2 Y6E3 Y774LS138例例1、用譯碼器實(shí)現(xiàn)兩個二進(jìn)制數(shù)的全加器、用譯碼器實(shí)現(xiàn)兩個二

48、進(jìn)制數(shù)的全加器 例例2 已知某組合邏輯電路已知某組合邏輯電路的真值表，試用譯碼器和的真值表，試用譯碼器和門電路設(shè)計該邏輯電路。門電路設(shè)計該邏輯電路。解：解：寫出各輸出的最小寫出各輸出的最小項(xiàng)表達(dá)式，再轉(zhuǎn)換成項(xiàng)表達(dá)式，再轉(zhuǎn)換成與非與非與非形式與非形式:ABCCBACBACBAL 7421mmmmmmmm 7421CABCBABCAF 65mmmmmm 3653CABCBACBACBAG 642mmmmmmmm 06420輸輸 出出輸輸 入入0 0 11 0 01 0 10 1 01 0 10 1 00 1 11 0 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1

49、1L F GA B C真值表真值表 用一片用一片74LS138加三個與非門加三個與非門就可實(shí)現(xiàn)該組合邏輯電路。就可實(shí)現(xiàn)該組合邏輯電路?？梢?，用譯碼器實(shí)現(xiàn)多輸出可見，用譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)時，優(yōu)點(diǎn)更明顯。邏輯函數(shù)時，優(yōu)點(diǎn)更明顯。65mmmF 37421mmmmL 642mmmmG 0 與非與非與非形式與非形式:3121YEYY74138A005Y2EEY71YY2Y4A6A3ABC100FGL& 數(shù)據(jù)分配器數(shù)據(jù)分配器將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多將一路輸入數(shù)據(jù)根據(jù)地址選擇碼分配給多路數(shù)據(jù)輸出中的某一路輸出。路數(shù)據(jù)輸出中的某一路輸出。2、構(gòu)成數(shù)據(jù)分配器、構(gòu)成數(shù)據(jù)分配器圖 4 46

50、 數(shù)據(jù)分配器方框圖和開關(guān)比擬圖 例：用譯碼器設(shè)計一個例：用譯碼器設(shè)計一個“1線線-8線線”數(shù)據(jù)分配數(shù)據(jù)分配器器輸輸 出出地址選擇信號地址選擇信號Y0=IY1=IY2=I Y3=IY4=IY5=IY6=IY7=I0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1A2 A1 A0數(shù)據(jù)分配器功能表數(shù)據(jù)分配器功能表圖 4 47 用74LS138組成八路分配器 3、用譯碼器產(chǎn)生片選信號、用譯碼器產(chǎn)生片選信號二變量譯碼器Y0Y1Y2Y3A1A0EIEIIEIIIEIV將譯碼器的輸出作為相應(yīng)芯片或外設(shè)的片選信號。例如，當(dāng)A1A0=01時，選中II設(shè)備，其余設(shè)備均不工作。本節(jié)小結(jié)

51、把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計方法也相同。方法也相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形

52、式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。何組合邏輯函數(shù)。數(shù)據(jù)選擇器的基本概念及工作原理數(shù)據(jù)選擇器的基本概念及工作原理 數(shù)據(jù)選擇器數(shù)據(jù)選擇器根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。路，送到輸出。4.3.3 數(shù)據(jù)選擇器及多路分配器數(shù)據(jù)選擇器及多路分配器mn位地址選擇信號DD1D0F出輸據(jù)據(jù)入輸數(shù)數(shù) 1 1 1 1 D0 D1 D2 D3 A1 A0 & & & & 1 F 電路圖電路圖邏輯符號邏輯符號1. 數(shù)據(jù)選擇器數(shù)據(jù)選擇器四選一數(shù)據(jù)選擇器的功能表四選一數(shù)據(jù)選

53、擇器的功能表0 1D0D0D30 01 00 10E1 1A1 A0輸輸 出出輸輸 入入FD3 D2 D1 D0 使能地 址數(shù) 據(jù)D0D3D0D3D0D3D1D2D3數(shù)據(jù)輸入端數(shù)據(jù)輸入端：D0D3地址變量地址變量：A1A0使能端（選通控制端）使能端（選通控制端）：E為低電平有效，即E=0時芯片被選中，處于工作狀態(tài)；E=1時芯片被禁止，F(xiàn)0。_301201101001)(EDAADAADAADAAF邏輯表達(dá)式：邏輯表達(dá)式：集成數(shù)據(jù)選擇器有如下幾種：(1) 二位四選一數(shù)據(jù)選擇器 74LS153；(2) 四位二選一數(shù)據(jù)選擇器 74LS150；(3) 八選一數(shù)據(jù)選擇器 74LS151；(4) 十六選一

54、數(shù)據(jù)選擇器 74LS150。 例例15 將四選一數(shù)據(jù)選擇器擴(kuò)為八選一數(shù)據(jù)選擇器。 解解 用二片四選一和一個反相器、一個或門即可。如圖4-51所示，第三個地址端A2直接接到的使能端，通過反相器接到的使能端。當(dāng)A2=0 時，選中，禁止。 F輸出F1，即從D0D3中選一路輸出；當(dāng)A2=1時，禁止， 選中。F輸出F2, 即從D4D7 中選一路輸出。這一過程可由下表列出： 2. 數(shù)據(jù)選擇器的擴(kuò)展數(shù)據(jù)選擇器的擴(kuò)展圖 4 51 四選一擴(kuò)展為八選一 例例16 將四選一數(shù)據(jù)選擇器擴(kuò)大為十六選一數(shù)據(jù)選擇器。 解解 由于十六選一有十六個數(shù)據(jù)輸入端，因此至少應(yīng)該有四片四選一數(shù)據(jù)選擇器，利用使能端作為片選端。 片選信號

55、由譯碼器輸出端供給。十六選一應(yīng)該有四個地址端，高兩位作為譯碼器的變量輸入，低兩位作為四選一數(shù)據(jù)選擇器的地址端。電路連接如圖4-52所示。當(dāng)A3A2為00時，選中片，輸出F為D0D3;當(dāng)A3A2為01時， 選中片，輸出F為D4D7; 當(dāng)A3A2為 10 時，選中片， 輸出F為D8D11；當(dāng)A3A2為11時，選中片，輸出F為D12D15。 圖 4 52 四選一擴(kuò)大為十六選一 (2) 不用使能端進(jìn)行擴(kuò)展。不用使能端進(jìn)行擴(kuò)展。 圖453(a)、 (b)分別是四選一擴(kuò)為八選一和四選一擴(kuò)為十六選一的方法。 其工作過程由讀者自行分析。 這里要說明的是： 高地址變量高地址變量接到輸出數(shù)據(jù)選擇器的地輸出數(shù)據(jù)選擇

56、器的地址端址端； 低地址變量低地址變量接到輸入數(shù)據(jù)選擇器的地址端。輸入數(shù)據(jù)選擇器的地址端。 圖4-53 不用使能端且采用二 級級聯(lián)擴(kuò)展數(shù)據(jù)選擇器(a) 四選一擴(kuò)為八選一；(b)四選一擴(kuò)為十六選一 3. 用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理基本原理因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。 例例17 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)二變量異或表示式。 解解 二變量異或表示式為010_1AAAAFF0 00 11 01 10110D0D1D2D31A0AiA表表 4 16 真值表真值

57、表 圖 4 54 例 17 圖 例例18 用數(shù)據(jù)選擇器實(shí)現(xiàn)三變量多數(shù)表決器。 三變量多數(shù)表決器真值表及八選一數(shù)據(jù)選擇器功能如表 4 - 17 所示。則 1076534210DDDDDDDDA2 A 1 A0FDi0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 100010111D0D1D2D3D4D5D6D7表表 4 17 真值表真值表 )(0_012012012012_012012012AAAAAAAAAAAAAAAAAAAAAAF與四選一方程對比 由公式確定Di如下： 312212112012DAADAADAADAAF為使F=F則令 103021

58、0DADDD圖 4 55 例 18 電路連接圖 2) 卡諾圖法此法比較直觀且簡便，其方法是：首先選定地址變量；然后在卡諾圖上確定地址變量控制范圍，即輸入數(shù)據(jù)區(qū)；最后由數(shù)據(jù)區(qū)確定每一數(shù)據(jù)輸入端的連接。 例例 19 用卡諾圖完成例 18。 解解 由真值表得卡諾圖如圖 4-56 所示，選定A2A1為地址變量。 在控制范圍內(nèi)求得Di數(shù)：D0=0,D1=A0, D2=A0, D3=1。結(jié)果與代數(shù)法所得結(jié)果相同。 圖 4 56 卡諾圖確定例 18Di端 例例 20 用四選一數(shù)據(jù)選擇器實(shí)現(xiàn)如下邏輯函數(shù)：F(ABCD)=(0， 1, 5, 6, 7, 9, 10, 14, 15) 解解 選地址A1A0變量為A

59、B，則變量CD將反映在數(shù)據(jù)輸入端。如圖 4 -57 所示。 圖 4 57 用卡諾圖設(shè)計例 20 例例 21 運(yùn)用數(shù)據(jù)選擇器產(chǎn)生 01101001 序列。 解解 利 用 一 片 八 選 一 數(shù) 據(jù) 選 擇 器 ， 只 需D0=D3=D5=D6=0， D1=D2=D4=D7=1即可產(chǎn)生 01101001 序列，如圖 4 - 58 所示。 圖 4 58 數(shù)據(jù)選擇器產(chǎn)生序列信號 例例 22 利用數(shù)據(jù)選擇器實(shí)現(xiàn)分時傳輸。要求用數(shù)據(jù)選擇器分時傳送四位 8421BCD碼，并譯碼顯示。 解解 一般講，一個數(shù)碼管需要一個七段譯碼顯示器。 我們利用數(shù)據(jù)選擇器組成動態(tài)顯示，這樣若干個數(shù)據(jù)管可共用一片七段譯碼顯示器。

60、用四片四選一，四位 8421BCD如下連接：個位全送至數(shù)據(jù)選擇器的D0位，十位送D1,百位送D2, 千位送D3。當(dāng)?shù)刂反a為 00 時，數(shù)據(jù)選擇器傳送的是 8421BCD的個位。當(dāng)?shù)刂反a為01、10、11 時分別傳送十位、百位、千位。經(jīng)譯碼后就分別得到個位、十位、百位、千位的七段碼。哪一個數(shù)碼管亮， 受地址碼經(jīng) 2 - 4 譯碼器的輸出控制。當(dāng)A1A0=00時，Y0=0，則個位數(shù)碼管亮。其它依次類推為十位、百位、千位數(shù)碼管亮。邏輯圖如圖4 - 59 所示。 圖 4 -59用數(shù)據(jù)選擇器分時傳輸組成動態(tài)譯碼 如當(dāng)A1A0=00時，DCBA=1001，譯碼器Y0=0，則個位顯示9。同理，當(dāng)A1A0=01時，DCBA=0111, Y1=0, 十位顯示 7。A1A0=10 時，DCBA=0000, Y2=0，百位顯示0。A1A0=11時，DCBA=0011, Y3=0，千位顯示 3。只要地址變量變化周期大于25次/s，人的眼睛就無明顯閃爍感。 3.多路分配器多路分配器將一路輸入分配至多路輸出，一般由譯碼器完成。 本節(jié)小結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的