第六章MOS電路版圖設(shè)計

1、第六章第六章 MOS電路版圖設(shè)計電路版圖設(shè)計6-1 MOS管圖形尺寸的設(shè)計管圖形尺寸的設(shè)計 思考題思考題1.MOS管溝道的寬長比管溝道的寬長比(W/L)如何確定如何確定？2. MOS管溝道的寬度管溝道的寬度(W)和長度和長度(L)如何如何確定？確定？3. MOS管源漏區(qū)尺寸如何確定管源漏區(qū)尺寸如何確定？6.1.1 MOS管寬長比管寬長比(W/L)的確定的確定 1. NMOS邏輯門電路邏輯門電路(1)NMOS邏輯門邏輯門電路是有比電路，電路是有比電路，根據(jù)根據(jù)VOL的要求，確定最小的要求，確定最小 R 。ViVoVDDMLMIViVoVDDMDME(2) 根據(jù)負(fù)載根據(jù)負(fù)載CL情況和速度要求情況和

2、速度要求(tr和和tf) 確定負(fù)載管和等效輸入管的確定負(fù)載管和等效輸入管的最小最小W/L 。VOL (VDD VTL )22 R(VOH VTI)E/E飽和負(fù)載飽和負(fù)載VOL VTD 22 R(VOH VTE)E/D6.1.1 MOS管寬長比管寬長比(W/L)的確定的確定 1. NMOS邏輯門電路（續(xù)）邏輯門電路（續(xù)）ViVoVDDMLMIViVoVDDMDME(3) 根據(jù)靜態(tài)功耗的要求根據(jù)靜態(tài)功耗的要求來確定負(fù)載管最大的來確定負(fù)載管最大的W/L 。(4) 根據(jù)上述結(jié)果最終根據(jù)上述結(jié)果最終確定負(fù)載管和等效輸確定負(fù)載管和等效輸入管的入管的W/L 。(5) 根據(jù)輸入結(jié)構(gòu)和根據(jù)輸入結(jié)構(gòu)和等效輸入管的

3、等效輸入管的W/L確確定每個輸入管的定每個輸入管的W/L 。VDDABCF6.1.1 MOS管寬長比管寬長比(W/L)的確定的確定 2. CMOS邏輯門電路邏輯門電路(2) 根據(jù)負(fù)載根據(jù)負(fù)載CL情況和速度情況和速度要求要求(tr和和tf) 確定等效的確定等效的PMOS管和管和NMOS管的最小管的最小W/L 。ViVoVDDMPMN(1) 根據(jù)抗干擾能力根據(jù)抗干擾能力(噪聲容限、噪聲容限、輸入轉(zhuǎn)折電壓輸入轉(zhuǎn)折電壓V*)確定確定 0范圍范圍。V* =VDD+ VTP +VTN o1 + o o增大增大VDD0VOViVDDV*6.1.1 MOS管寬長比管寬長比(W/L)的確定的確定 2. CMOS

4、邏輯門電路（續(xù)）邏輯門電路（續(xù)）(4) 根據(jù)電路結(jié)構(gòu)和等根據(jù)電路結(jié)構(gòu)和等效的效的W/L確定每個管確定每個管的的W/L 。(3) 根據(jù)上述結(jié)果最終確定等效的根據(jù)上述結(jié)果最終確定等效的PMOS管和管和NMOS管的最小管的最小W/L。ViVoVDDMPMN無比電路VOL與與 o無關(guān)無關(guān)VDDABFnor26.1.1 MOS管寬長比管寬長比(W/L)的確定的確定 3. 傳輸門電路傳輸門電路(2) 對于對于CMOS傳輸門，一般應(yīng)當(dāng)考慮傳輸門，一般應(yīng)當(dāng)考慮NMOS 管和管和PMOS管特性的對稱性。管特性的對稱性。(1)MOS的的W/L直接影響傳輸門的導(dǎo)通電阻，直接影響傳輸門的導(dǎo)通電阻，因而影響傳輸速度因而

5、影響傳輸速度。因此，根據(jù)傳輸速。因此，根據(jù)傳輸速度的要求度的要求（考慮負(fù)載情況和前級驅(qū)動情（考慮負(fù)載情況和前級驅(qū)動情況）況）來確定來確定MOS管的管的W/L.6.1.2 MOS管溝道長度管溝道長度(L)的確定的確定(2)要考慮工藝水平。要考慮工藝水平。(1)要考慮要考慮MOS管的耐壓能力，管的耐壓能力，一般一般MOS管的擊穿電壓由源管的擊穿電壓由源漏穿通電壓決定：漏穿通電壓決定： BVBVDSPDSP=qN=qNB BL L2 2/2/2 o si(3)要考慮溝道長度調(diào)制效應(yīng)對特性的影響。要考慮溝道長度調(diào)制效應(yīng)對特性的影響。WL6.1.3 MOS管溝道寬度管溝道寬度(W)的確定的確定(2)對于

6、窄溝（長溝）器件，應(yīng)根據(jù)工藝水平對于窄溝（長溝）器件，應(yīng)根據(jù)工藝水平先考慮確定溝道寬度先考慮確定溝道寬度W，然后再根據(jù)已確定，然后再根據(jù)已確定W/L的值來確定的值來確定L的值的值。(1)根據(jù)已確定的根據(jù)已確定的W/L 和和L的值來確定的值來確定W的值的值。LW6.1.4 MOS管源漏區(qū)尺寸的確定管源漏區(qū)尺寸的確定 一般是根據(jù)一般是根據(jù)MOS管的溝道寬度管的溝道寬度W和相和相關(guān)的設(shè)計規(guī)則來確定關(guān)的設(shè)計規(guī)則來確定源漏區(qū)源漏區(qū)最小尺寸。最小尺寸。源源漏區(qū)尺寸越小，寄生電容以及漏電就越小。漏區(qū)尺寸越小，寄生電容以及漏電就越小。 MOS管的管的源漏區(qū)具源漏區(qū)具有可互換性。有可互換性。 對于對于W/L較大

7、的器件一般采用叉指狀較大的器件一般采用叉指狀圖形。圖形。CMOS門電路設(shè)計舉例門電路設(shè)計舉例 設(shè)計一個雙輸入端與非門設(shè)計一個雙輸入端與非門 設(shè)計考慮四個方面：設(shè)計考慮四個方面： 1，高低電平不用考慮；，高低電平不用考慮； 2，以工作頻率為依據(jù)，根據(jù)速度和工藝水，以工作頻率為依據(jù)，根據(jù)速度和工藝水 平選平選W/L； 3，根據(jù)，根據(jù)W，L校驗(yàn)校驗(yàn)VNL和和VNH； 4，整個設(shè)計均從最壞情況入手。，整個設(shè)計均從最壞情況入手。設(shè)計過程是：設(shè)計過程是：fPVLWkkttfdNMnpnpfr,.,ABFnand2VDD 設(shè)設(shè) 計計 指指 標(biāo)標(biāo)參數(shù)參數(shù)單位單位最小值最小值典型值典型值最大值最大值VddV9.

8、51010.5VNL3VNH3CLPF15fMHz1VTNV1.01.5VTPV-3.5-3.0tox15001700ncm2/ V.s280290pcm2/ V.s160180Lm10 選上升和下降時間都是選上升和下降時間都是300ns.6-2 版圖的版圖的布局布線布局布線 思考題思考題1.布局布線的策略是什么布局布線的策略是什么？2. 復(fù)用單元設(shè)計有什么好處？復(fù)用單元設(shè)計有什么好處？6.2.1 布局布局1.布局的基本原則布局的基本原則 芯片的布局設(shè)計是要解決電路圖或邏輯芯片的布局設(shè)計是要解決電路圖或邏輯圖中的每個元件、功能單元在版圖中的位置圖中的每個元件、功能單元在版圖中的位置擺布、壓焊點(diǎn)

9、分布、電源線和地線以及主要擺布、壓焊點(diǎn)分布、電源線和地線以及主要信號線的走向等。信號線的走向等。 首先確定電路中主要單元（元件）的位首先確定電路中主要單元（元件）的位置，再以主要單元為中心安置次主要單元和置，再以主要單元為中心安置次主要單元和次要單元。次要單元。 相關(guān)單元（包括壓點(diǎn)）要盡量靠近，以相關(guān)單元（包括壓點(diǎn)）要盡量靠近，以主要單元為主調(diào)整單元（器件）的形狀和位主要單元為主調(diào)整單元（器件）的形狀和位置，方便布線，縮短布線。置，方便布線，縮短布線。6.2.1 布局布局2.布局示例布局示例1 電子表芯片電子表芯片液晶顯示譯碼電路液晶顯示譯碼電路走時電路走時電路定時電路定時電路比較電路比較電路

10、分頻電路分頻電路振蕩器振蕩器調(diào)節(jié)控制電路調(diào)節(jié)控制電路報時驅(qū)動報時驅(qū)動6.2.1 布局布局2.布局示例布局示例2 存儲器模塊存儲器模塊SRAM存儲矩陣存儲矩陣輸入輸出輸入輸出讀寫讀寫控制控制地址地址譯碼譯碼6.2.2 布線布線1. 布線基本原則布線基本原則 最常用的布線層有金屬、多晶硅和擴(kuò)最常用的布線層有金屬、多晶硅和擴(kuò)散區(qū)，其寄生電阻和寄生電容有所不同。散區(qū)，其寄生電阻和寄生電容有所不同。 電源線、地線選擇金屬層布線，線寬要電源線、地線選擇金屬層布線，線寬要考慮電流容量（一般考慮電流容量（一般1mA/ m)。 長信號線一般選擇金屬層布線，應(yīng)盡量長信號線一般選擇金屬層布線，應(yīng)盡量避免長距離平行走

11、線。避免長距離平行走線。 多晶硅布線和擴(kuò)散區(qū)布線不能交叉而多晶硅布線和擴(kuò)散區(qū)布線不能交叉而且要短。必須用多晶硅走長線時，應(yīng)同時且要短。必須用多晶硅走長線時，應(yīng)同時用金屬線在一定長度內(nèi)進(jìn)行短接。用金屬線在一定長度內(nèi)進(jìn)行短接。6.2.2 布線布線2. 布線示例布線示例6.2.3 優(yōu)化設(shè)計優(yōu)化設(shè)計 1. 源漏區(qū)面積優(yōu)化源漏區(qū)面積優(yōu)化 相鄰?fù)拖噜復(fù)蚆OS管源漏區(qū)相連接時管源漏區(qū)相連接時采用有源區(qū)直接連采用有源區(qū)直接連接可以減小源漏區(qū)接可以減小源漏區(qū)面積，減小寄生電面積，減小寄生電容和漏電，也減小容和漏電，也減小了芯片面積。了芯片面積。 126.2.3 優(yōu)化設(shè)計優(yōu)化設(shè)計 2. 器件排序優(yōu)化器件排序優(yōu)

12、化 通過排序優(yōu)化可以提高速度，減小漏電。通過排序優(yōu)化可以提高速度，減小漏電。 GNDOUTGNDOUTADBCOUTDOUTABC6.2.3 優(yōu)化設(shè)計優(yōu)化設(shè)計 3. 寬溝器件的優(yōu)化設(shè)計寬溝器件的優(yōu)化設(shè)計 (1)寬溝器件可以由寬溝器件可以由多個器件合成，方便多個器件合成，方便布局布線，減小柵極布局布線，減小柵極電阻。電阻。 (2)寬溝器件源漏區(qū)寬溝器件源漏區(qū)開孔要充分，提高溝開孔要充分，提高溝道特性的一致性（尤道特性的一致性（尤其是模擬電路）。其是模擬電路）。 6.2.3 優(yōu)化設(shè)計優(yōu)化設(shè)計 4. 復(fù)用單元的設(shè)計復(fù)用單元的設(shè)計 將常用結(jié)構(gòu)的將常用結(jié)構(gòu)的組合圖形（包括電組合圖形（包括電路單元）按設(shè)計

13、規(guī)路單元）按設(shè)計規(guī)則要求設(shè)計為可復(fù)則要求設(shè)計為可復(fù)用的單元，供設(shè)計用的單元，供設(shè)計過程中調(diào)用，過程中調(diào)用，減少設(shè)計錯減少設(shè)計錯誤，并便于誤，并便于修改。修改。Active ContactPolyContactVia1PAD6-3 CMOS電路的抗閂鎖設(shè)計電路的抗閂鎖設(shè)計 思考題思考題1.什么是閂鎖效應(yīng)？它有什么危害？什么是閂鎖效應(yīng)？它有什么危害？2. 如何消除閂鎖效應(yīng)？如何消除閂鎖效應(yīng)？6.3.1 CMOS電路中的閂鎖效應(yīng)電路中的閂鎖效應(yīng)VDDGNDVoViP-SubN-阱阱p+p+p+n+n+n+RWRSRsRwIRsIRwVDDGNDVON-P-VO觸發(fā)的必要條件：觸發(fā)的必要條件：1.兩個

14、發(fā)射結(jié)均正偏兩個發(fā)射結(jié)均正偏2.npnnpn* *pnppnp 13.IPowerIH 寄生可控硅一寄生可控硅一旦被觸發(fā)，電流巨旦被觸發(fā)，電流巨增，將燒毀芯片。增，將燒毀芯片。6.3.2 抗閂鎖設(shè)計的基本原則抗閂鎖設(shè)計的基本原則（1）減小減小RS和和RW ：均勻且充分設(shè)計阱和襯均勻且充分設(shè)計阱和襯底的電源和地的歐姆接觸，并用金屬線連接，底的電源和地的歐姆接觸，并用金屬線連接，必要時采用環(huán)結(jié)構(gòu)。必要時采用環(huán)結(jié)構(gòu)。（2）減小減小npnnpn和和pnppnp ：加大加大MOS管源漏區(qū)管源漏區(qū)距阱邊界的距離，必要時采用偽收集極結(jié)構(gòu)。距阱邊界的距離，必要時采用偽收集極結(jié)構(gòu)。VDDGNDVoViRSViP

15、-SubN-阱阱p+p+p+n+n+n+RWn+p+n+N-阱阱6.3.3 內(nèi)部電路的抗閂鎖設(shè)計內(nèi)部電路的抗閂鎖設(shè)計(1)內(nèi)部一般電路工作電壓低，工作電流小，內(nèi)部一般電路工作電壓低，工作電流小，一般采用的方法是：充分且均勻地布置一般采用的方法是：充分且均勻地布置P型型襯底電源的歐姆接觸孔和襯底電源的歐姆接觸孔和N型襯底地的歐姆型襯底地的歐姆接觸孔，用金屬線直接連接到電源或地。接觸孔，用金屬線直接連接到電源或地。(2) 工作電流較大的器件（單元）或狀態(tài)同工作電流較大的器件（單元）或狀態(tài)同步轉(zhuǎn)換集中的模塊，一般采用保護(hù)環(huán)（步轉(zhuǎn)換集中的模塊，一般采用保護(hù)環(huán)（N+環(huán)或環(huán)或P+環(huán)）的結(jié)構(gòu)。環(huán)）的結(jié)構(gòu)。d

16、ffpr6.3.3 內(nèi)部電路的抗閂鎖設(shè)計內(nèi)部電路的抗閂鎖設(shè)計 版圖示例版圖示例16.3.3 內(nèi)部電路的抗閂鎖設(shè)計內(nèi)部電路的抗閂鎖設(shè)計 版圖示例版圖示例26.3.3 內(nèi)部電路的抗閂鎖設(shè)計內(nèi)部電路的抗閂鎖設(shè)計 版圖示例版圖示例36.3.4 芯片外圍電路的抗閂鎖設(shè)計芯片外圍電路的抗閂鎖設(shè)計 外圍電路主要是指輸入外圍電路主要是指輸入/輸出單元電路，輸出單元電路，一方面易受高壓影響，另一方面工作電流一方面易受高壓影響，另一方面工作電流很大。因此，極易發(fā)生閂鎖效應(yīng)，通常都很大。因此，極易發(fā)生閂鎖效應(yīng)，通常都采用雙環(huán)保護(hù)結(jié)構(gòu)，而且保護(hù)環(huán)上要充分采用雙環(huán)保護(hù)結(jié)構(gòu)，而且保護(hù)環(huán)上要充分開孔，用金屬線直接連到電源或

17、地上。開孔，用金屬線直接連到電源或地上。6.3.4 芯片外圍電路的抗閂鎖設(shè)計芯片外圍電路的抗閂鎖設(shè)計雙環(huán)結(jié)構(gòu)示意圖雙環(huán)結(jié)構(gòu)示意圖NNPPPPNNPPNNN阱阱P襯底襯底地地地地地地地地電源電源電源電源電源電源電源電源6.3.4 芯片外圍電路的抗閂鎖設(shè)計芯片外圍電路的抗閂鎖設(shè)計輸出驅(qū)動單元局部版圖示例輸出驅(qū)動單元局部版圖示例6-4 MOS電路的抗靜電設(shè)計電路的抗靜電設(shè)計 思考題思考題1.MOS電路為什么要有抗靜電設(shè)計電路為什么要有抗靜電設(shè)計？2.對靜電保護(hù)電路有何要求？對靜電保護(hù)電路有何要求？3.靜電保護(hù)電路由那些形式？保護(hù)原靜電保護(hù)電路由那些形式？保護(hù)原理是什么？理是什么？6.4.1 MOS電

18、路抗靜電設(shè)計的必要性電路抗靜電設(shè)計的必要性 在測試、封裝和使用過程在測試、封裝和使用過程中來自人體或設(shè)備的靜電可達(dá)中來自人體或設(shè)備的靜電可達(dá)幾千伏以上，而幾千伏以上，而 MOS器件的柵器件的柵氧化層很薄，面積很小，絕緣氧化層很薄，面積很小，絕緣性能又很好，因此靜電電荷形性能又很好，因此靜電電荷形成很高的電壓足以使柵氧化層成很高的電壓足以使柵氧化層擊穿，使器件失效。因此，采擊穿，使器件失效。因此，采用抗靜電保護(hù)設(shè)計措施是用抗靜電保護(hù)設(shè)計措施是MOS電路得以應(yīng)用發(fā)展的必要前提。電路得以應(yīng)用發(fā)展的必要前提。padVDDMPMNVSSVDDMPMNVSSpad6.4.2 MOS電路抗靜電設(shè)計電路抗靜電

19、設(shè)計思想思想（1）保護(hù)電路不能影響正常電路的功能；保護(hù)電路不能影響正常電路的功能；（2）保護(hù)電路放電電阻盡可能小；保護(hù)電路放電電阻盡可能??；（3）放電回路能承受高的瞬態(tài)功耗；放電回路能承受高的瞬態(tài)功耗；（4）保護(hù)電路應(yīng)有抗閂鎖能力；保護(hù)電路應(yīng)有抗閂鎖能力；（5）保護(hù)電路占用盡可能小的芯片面積。保護(hù)電路占用盡可能小的芯片面積。 抗靜電設(shè)計就是在電路的端口增設(shè)保抗靜電設(shè)計就是在電路的端口增設(shè)保護(hù)電路，使得靜電電荷形成的高壓在到達(dá)護(hù)電路，使得靜電電荷形成的高壓在到達(dá)正常電路之前，通過保護(hù)電路將靜電電荷正常電路之前，通過保護(hù)電路將靜電電荷泄放掉，而保護(hù)電路自身也不被損壞。泄放掉，而保護(hù)電路自身也不被損

20、壞。6.4.3電阻電阻-二極管保護(hù)電路二極管保護(hù)電路 1. 基本原理基本原理padVDDMPMNVSSR1R2Dn1Dp1Dn2R1為多晶電阻，起限流作用，為多晶電阻，起限流作用，防止放電電流過大（一般在防止放電電流過大（一般在1K 左右）。左右）。Dp1 、Dn1是用是用N+、P+擴(kuò)散擴(kuò)散區(qū)分別與阱和襯底形成的二區(qū)分別與阱和襯底形成的二極管，起電壓箝位和電荷泄極管，起電壓箝位和電荷泄放作用。面積一般設(shè)計為放作用。面積一般設(shè)計為1000 m2左右，并采用抗閂左右，并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。鎖的保護(hù)環(huán)結(jié)構(gòu)。6.4.3電阻電阻-二極管保護(hù)電路二極管保護(hù)電路 1. 基本原理（續(xù)）基本原理（續(xù)）R2為

21、為N+電阻，起延遲、電阻，起延遲、緩沖作用，防止外來高緩沖作用，防止外來高電壓直接作用于電壓直接作用于MOS管管的柵極。阻值一般在幾的柵極。阻值一般在幾十十 左右。左右。Dn2是是R2形成的寄生二極形成的寄生二極管，起到進(jìn)一步的保護(hù)管，起到進(jìn)一步的保護(hù)作用。作用。padVDDMPMNVSSR1R2Dn1Dp1Dn26.4.3電阻電阻-二極管保護(hù)電路二極管保護(hù)電路 2. 版圖示例版圖示例6.4.4 MOS晶體管保護(hù)電路晶體管保護(hù)電路 1. 基本原理基本原理 利用保護(hù)管利用保護(hù)管NMOS和和PMOS的飽和導(dǎo)通或溝道穿的飽和導(dǎo)通或溝道穿通效應(yīng)以及漏極寄生二極管通效應(yīng)以及漏極寄生二極管完成靜電泄放。完

22、成靜電泄放。 保護(hù)管保護(hù)管W/L要足夠大以要足夠大以便獲得小的導(dǎo)通電阻，便獲得小的導(dǎo)通電阻，并采并采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。R為為N+電阻，起延遲、緩沖電阻，起延遲、緩沖作用。作用。padVDDMPMNVSSR6.4.4 MOS晶體管保護(hù)電路晶體管保護(hù)電路 2.版圖示例版圖示例6.4.5 雙極晶體管保護(hù)電路雙極晶體管保護(hù)電路 1. 基本原理基本原理 利用橫向利用橫向NPN和和PNP的的正向?qū)ɑ蛘驅(qū)ɑ駽E穿通來完成穿通來完成靜電泄放。靜電泄放。 橫向橫向NPN和和PNP應(yīng)能應(yīng)能承受足夠大的電流，承受足夠大的電流，采用采用抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)抗閂鎖的保護(hù)環(huán)結(jié)構(gòu)。 R為為N+

23、電阻，起延遲、電阻，起延遲、緩沖作用。緩沖作用。R1、R2為襯底為襯底寄生電阻。寄生電阻。padVDDMPMNVSSR1RR26.4.5雙極晶體管保護(hù)電路雙極晶體管保護(hù)電路 2.版圖示例版圖示例6-5 版圖設(shè)計方法版圖設(shè)計方法 思考題思考題1.集成電路芯片設(shè)計有那些方法集成電路芯片設(shè)計有那些方法？各？各種方法的優(yōu)缺點(diǎn)時什么？種方法的優(yōu)缺點(diǎn)時什么？6.5.1全定制（全定制（full-custom)設(shè)計方法設(shè)計方法1.概念及特點(diǎn)概念及特點(diǎn) 利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計者針利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計者針對具體電路和具體要求，從每個器件的圖形、對具體電路和具體要求，從每個器件的圖形、尺寸開始

24、設(shè)計，直至整個版圖的布局布線。尺寸開始設(shè)計，直至整個版圖的布局布線。 可獲得最佳的電路性能和最小的芯片尺寸，可獲得最佳的電路性能和最小的芯片尺寸，有利于提高集成度和降低生產(chǎn)成本，適用于通有利于提高集成度和降低生產(chǎn)成本，適用于通用芯片和高性能芯片的設(shè)計以及庫單元的設(shè)計。用芯片和高性能芯片的設(shè)計以及庫單元的設(shè)計。 缺點(diǎn)是設(shè)計周期長、設(shè)計費(fèi)用高，同時要缺點(diǎn)是設(shè)計周期長、設(shè)計費(fèi)用高，同時要求設(shè)計者具有相當(dāng)深入的微電子專業(yè)知識和豐求設(shè)計者具有相當(dāng)深入的微電子專業(yè)知識和豐富的設(shè)計經(jīng)驗(yàn)。富的設(shè)計經(jīng)驗(yàn)。6.5.1全定制（全定制（full-custom)設(shè)計方法設(shè)計方法2.常用的常用的CAD工具工具 人機(jī)交互圖

25、形編輯人機(jī)交互圖形編輯 設(shè)計規(guī)則檢查（設(shè)計規(guī)則檢查（DRC） 電學(xué)規(guī)則檢查（電學(xué)規(guī)則檢查（ERC） 版圖參數(shù)提取（版圖參數(shù)提?。↙PE） 版圖與電路圖一致性檢查（版圖與電路圖一致性檢查（LVS） 電路仿真（電路仿真（spice等）等）6.5.1全定制（全定制（full-custom)設(shè)計方法設(shè)計方法3.版圖舉例版圖舉例手表芯片手表芯片高性能高性能16位位CPU標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元dffps全定制芯片的局部版圖全定制芯片的局部版圖6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 1.概念概念 電路基本單元及各種電路基本單元及各種I/O單元都按一定的標(biāo)單元都按一定的標(biāo)準(zhǔn)、依

26、據(jù)特定工藝、由專門人員預(yù)先設(shè)計好存準(zhǔn)、依據(jù)特定工藝、由專門人員預(yù)先設(shè)計好存放于一個統(tǒng)一的庫中，稱為標(biāo)準(zhǔn)單元庫。放于一個統(tǒng)一的庫中，稱為標(biāo)準(zhǔn)單元庫。 芯片設(shè)計者只要根據(jù)電路的邏輯網(wǎng)表及設(shè)芯片設(shè)計者只要根據(jù)電路的邏輯網(wǎng)表及設(shè)計約束條件，用相關(guān)軟件調(diào)用標(biāo)準(zhǔn)庫中的單元計約束條件，用相關(guān)軟件調(diào)用標(biāo)準(zhǔn)庫中的單元進(jìn)行布局布線，即可快速形成最終的芯片版圖。進(jìn)行布局布線，即可快速形成最終的芯片版圖。 由于標(biāo)準(zhǔn)單元庫是預(yù)先設(shè)計好的，不是為由于標(biāo)準(zhǔn)單元庫是預(yù)先設(shè)計好的，不是為某個芯片專門設(shè)計的，因此稱為半定制設(shè)計方某個芯片專門設(shè)計的，因此稱為半定制設(shè)計方法（法（semi-custom design approach

27、）6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 2.特點(diǎn)特點(diǎn) 可獲得較佳的電路性能和較小的芯片尺可獲得較佳的電路性能和較小的芯片尺寸（與庫單元種類的豐富程度和庫單元性能寸（與庫單元種類的豐富程度和庫單元性能有關(guān)），有利于縮短芯片設(shè)計周期，降低設(shè)有關(guān)），有利于縮短芯片設(shè)計周期，降低設(shè)計成本，適用于專用電路（計成本，適用于專用電路（ASIC）和較高性）和較高性能的芯片設(shè)計。能的芯片設(shè)計。 對芯片設(shè)計者的微電子專業(yè)知識和設(shè)計對芯片設(shè)計者的微電子專業(yè)知識和設(shè)計經(jīng)驗(yàn)要求不是很高，而對單元庫和設(shè)計工具經(jīng)驗(yàn)要求不是很高，而對單元庫和設(shè)計工具有較強(qiáng)的依賴性。有較強(qiáng)的依賴性。6.

28、5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 3.芯片結(jié)構(gòu)芯片結(jié)構(gòu)I/O及壓焊塊及壓焊塊標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元內(nèi)部標(biāo)準(zhǔn)內(nèi)部標(biāo)準(zhǔn)單元單元布線通道布線通道基本結(jié)構(gòu)基本結(jié)構(gòu)I/O及壓焊塊及壓焊塊標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元內(nèi)部標(biāo)準(zhǔn)內(nèi)部標(biāo)準(zhǔn)單元單元布線通道布線通道門海結(jié)構(gòu)門海結(jié)構(gòu)I/O標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元內(nèi)部標(biāo)準(zhǔn)內(nèi)部標(biāo)準(zhǔn)單元單元布線通道布線通道壓焊塊標(biāo)準(zhǔn)壓焊塊標(biāo)準(zhǔn)單元單元Staggered PAD6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 4.標(biāo)準(zhǔn)單元庫的組成標(biāo)準(zhǔn)單元庫的組成符號庫：單元特定符號，供邏輯圖設(shè)計用。符號庫：單元特定符號，供邏輯圖設(shè)計用。拓?fù)鋷欤簡卧?/p>

29、高度、寬度、引出端坐標(biāo)及拓?fù)鋷欤簡卧叨?、寬度、引出端坐?biāo)及 方向，供布局布線使用。方向，供布局布線使用。時序庫：輸入與輸出間的時間關(guān)系及負(fù)載時序庫：輸入與輸出間的時間關(guān)系及負(fù)載 特性，供時序驗(yàn)證用。特性，供時序驗(yàn)證用。功能描述庫：單元功能的描述，供功能仿真用。功能描述庫：單元功能的描述，供功能仿真用。版圖庫：單元各層掩膜圖形，供制掩膜版用。版圖庫：單元各層掩膜圖形，供制掩膜版用。綜合庫：供邏輯綜合用。綜合庫：供邏輯綜合用。電路圖庫：單元電路圖。電路圖庫：單元電路圖。6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 5.標(biāo)準(zhǔn)單元電路設(shè)計考慮標(biāo)準(zhǔn)單元電路設(shè)計考慮盡可能

30、地減少單元的引出端點(diǎn)盡可能地減少單元的引出端點(diǎn) （盡量內(nèi)部產(chǎn)生）（盡量內(nèi)部產(chǎn)生）要獲得較好的抗噪聲性能要獲得較好的抗噪聲性能 （N管和管和P管的比例）管的比例）要規(guī)定一定的驅(qū)動能力要規(guī)定一定的驅(qū)動能力 （N管和管和P管的尺寸）管的尺寸）盡可能獲得最佳的延遲時間盡可能獲得最佳的延遲時間 （級間的驅(qū)動）（級間的驅(qū)動）6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 6.標(biāo)準(zhǔn)單元版圖設(shè)計考慮標(biāo)準(zhǔn)單元版圖設(shè)計考慮單元要符合等高原則，特別是電源和地線單元要符合等高原則，特別是電源和地線 應(yīng)有相同高度。應(yīng)有相同高度。與單元庫中的任何單元（包括自身）的任與單元庫中的任何單元（包括

31、自身）的任 意組合都應(yīng)滿足設(shè)計規(guī)則的要求。意組合都應(yīng)滿足設(shè)計規(guī)則的要求。每個單元都要考慮抗閂鎖，每個每個單元都要考慮抗閂鎖，每個I/O單元單元 都要考慮抗靜電。都要考慮抗靜電。盡可能小的寄生電容盡可能小的寄生電容單層金屬工藝尤其要考慮端口引出。單層金屬工藝尤其要考慮端口引出。6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 7.標(biāo)準(zhǔn)單元版圖舉例標(biāo)準(zhǔn)單元版圖舉例錯列的,叉排的6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 8.標(biāo)準(zhǔn)單元法芯片版圖設(shè)計一般過程標(biāo)準(zhǔn)單元法芯片版圖設(shè)計一般過程根據(jù)邏輯圖（或邏輯網(wǎng)表）確定使用單元根據(jù)邏輯圖（或邏輯

32、網(wǎng)表）確定使用單元 的種類和數(shù)量，估算面積，確定芯片幾何的種類和數(shù)量，估算面積，確定芯片幾何 形狀（長度與寬度的比值或單元行數(shù)）。形狀（長度與寬度的比值或單元行數(shù)）。根據(jù)封裝要求排布根據(jù)封裝要求排布I/O單元單元布電源和地的干線網(wǎng)布電源和地的干線網(wǎng)排布內(nèi)部單元（布局）排布內(nèi)部單元（布局）布線（電源和地的支線、主要信號線、其布線（電源和地的支線、主要信號線、其 它線）它線） 6.5.2標(biāo)準(zhǔn)單元（標(biāo)準(zhǔn)單元（Standard Cell）設(shè)計方法）設(shè)計方法 9.標(biāo)準(zhǔn)單元法設(shè)計階段性局部版圖標(biāo)準(zhǔn)單元法設(shè)計階段性局部版圖6.5.3門陣列（門陣列（Gate Array）設(shè)計方法）設(shè)計方法 1.門陣列母片門陣

33、列母片 將含有固定器件數(shù)不含連線的內(nèi)部相同單將含有固定器件數(shù)不含連線的內(nèi)部相同單元排成一定規(guī)模的陣列，元排成一定規(guī)模的陣列，將含有固定器件數(shù)不將含有固定器件數(shù)不含連線的含連線的I/O相同單元排在四周，相同單元排在四周，并留有固定的布線通道，并留有固定的布線通道，形成一定規(guī)模、一定形成一定規(guī)模、一定I/O端口數(shù)、沒有連線端口數(shù)、沒有連線(沒有功能沒有功能)的芯片版圖。的芯片版圖。 按此版圖進(jìn)行掩膜版制作和流片，按此版圖進(jìn)行掩膜版制作和流片，完成反完成反刻金屬之前的所有加工工序，刻金屬之前的所有加工工序，生產(chǎn)出半成品芯生產(chǎn)出半成品芯片（沒有功能，稱為片（沒有功能，稱為“門陣列母片門陣列母片”），）

34、，供芯供芯片設(shè)計者進(jìn)一步設(shè)計使用。片設(shè)計者進(jìn)一步設(shè)計使用。6.5.3門陣列（門陣列（Gate Array）設(shè)計方法）設(shè)計方法 2.門陣列法芯片設(shè)計門陣列法芯片設(shè)計 在固定規(guī)模（器件數(shù)）、固定端口數(shù)的門在固定規(guī)模（器件數(shù)）、固定端口數(shù)的門陣列母片的基礎(chǔ)上，陣列母片的基礎(chǔ)上，芯片設(shè)計者根據(jù)需要將芯片設(shè)計者根據(jù)需要將內(nèi)部單元和內(nèi)部單元和I/O單元分別進(jìn)行內(nèi)部連線構(gòu)成所單元分別進(jìn)行內(nèi)部連線構(gòu)成所需功能的各種單元需功能的各種單元（也可以調(diào)用針對具體母（也可以調(diào)用針對具體母片事先設(shè)計好的的各種功能單元連線的單元片事先設(shè)計好的的各種功能單元連線的單元庫），庫），再進(jìn)行總體布局布線，構(gòu)成一定功能再進(jìn)行總體布局

35、布線，構(gòu)成一定功能的芯片連線版圖。的芯片連線版圖。 按此連線版圖進(jìn)行制版，再在預(yù)先生產(chǎn)出按此連線版圖進(jìn)行制版，再在預(yù)先生產(chǎn)出的母片上繼續(xù)完成后續(xù)工序，制出最終芯片。的母片上繼續(xù)完成后續(xù)工序，制出最終芯片。6.5.3門陣列（門陣列（Gate Array）設(shè)計方法）設(shè)計方法 3.門陣列法的特點(diǎn)門陣列法的特點(diǎn) 芯片的面積、最大規(guī)模、最多引腳數(shù)、芯片的面積、最大規(guī)模、最多引腳數(shù)、布線通道以及單元中的器件數(shù)和部分連接是布線通道以及單元中的器件數(shù)和部分連接是固定的，利用率不能達(dá)到固定的，利用率不能達(dá)到100， 性能不能性能不能達(dá)到最佳。達(dá)到最佳。 可以快速完成芯片的設(shè)計和生產(chǎn)，降低可以快速完成芯片的設(shè)計和生產(chǎn)，降低芯片設(shè)計成本和生產(chǎn)成本。芯片設(shè)計成本和生產(chǎn)成本。 一般制成不同規(guī)模、不同引腳數(shù)的系列一般制成不同規(guī)模、不同引腳數(shù)的系列門陣