用CMOS傳輸門和CMOS非門設(shè)計(jì)D觸發(fā)器

1、用CMO傳輸門和CMOSE門設(shè)計(jì)邊沿D觸發(fā)器姓 名單赟吉所在學(xué)院電子信息工程專業(yè)班級(jí)通信1109學(xué) 號(hào) 11211105指導(dǎo)教師白雙日 期 2013.12 月摘要2第一章 緒論 21.1 CMOS D觸發(fā)器與TTL D觸發(fā)器的比較 31.2 觸發(fā)器 41.3 邊沿觸發(fā)器 4第二章 D 觸發(fā)器電路組成結(jié)構(gòu) 62.1 CMOS反向器62.2 CMOS傳輸門 62.3 D 觸發(fā)器 72.4 第一種設(shè)計(jì)方案 82.5 第二種設(shè)計(jì)方案 92.6 兩種設(shè)計(jì)方案比較 10第三章 置位、復(fù)位電路 12第四章 特征方程，特征表，激勵(lì)表，狀態(tài)圖 14第九章 總結(jié)以及感想 254.1 特征方程和特征表 144.2

2、激勵(lì)表 144.3 狀態(tài)圖 14第五章 激勵(lì)信號(hào)D的保持時(shí)間和時(shí)鐘 CP的最大頻率 165.1 平均傳輸延遲時(shí)間 165.2 建立時(shí)間和保持時(shí)間 165.3 CP 時(shí)鐘周期 17第六章 設(shè)計(jì)的D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器和T觸發(fā)器186.1設(shè)計(jì)的D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器186.2 D觸發(fā)器轉(zhuǎn)換成T觸發(fā)器19第七章 CMOS D觸發(fā)器在CP邊沿的工作特性研究 21 24第八章 CMOS D觸發(fā)器的應(yīng)用一CD4013觸摸開關(guān)26參考文獻(xiàn)摘要：本文用CMO傳輸門和CMOSE門設(shè)計(jì)邊沿D觸發(fā)器。說(shuō)明電路組成結(jié)構(gòu)；闡述電路工作 原理；寫出特征方程，畫出特征表，激勵(lì)表與狀態(tài)圖；計(jì)算出激勵(lì)信號(hào)D的保持時(shí)間和時(shí)鐘

3、 CP的最大頻率；將設(shè)計(jì)的 D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器和T觸發(fā)器。關(guān)鍵詞： 邊沿觸發(fā) CMOS非門，CMO傳輸門，D觸發(fā)器。Abstract ：This paper mainly studied how to use CMOS transmission door and CMOS gate design edge D flip-flop. Firstly analyzes CMOS transmission door and CMOS gate principle; Then use the CMOS transmission door and CMOS gate design the edge

4、 D flip-flop; Also this paper tells us how this circuit work, Then write characteristic equation, draw the feature list, incentive table and state diagram; Next calculate the excitation signal D retention time and clock CP's maximum frequency; Finally put The design of the D flip-flop into JK fl

5、ip-flop and T trigger.Keywords: trigger edge; CMOS gate;CMOS transmission gate; D trigger;緒論1.1 CMOS D觸發(fā)器與 TTL D觸發(fā)器的比較TTL電路的速度快，傳輸延遲時(shí)間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時(shí)間長(zhǎng)(25-50n s),但功耗低。COMS電路本身的功耗與輸入信號(hào)的脈沖頻率有關(guān)，頻率越高，芯片集越熱，這是正?，F(xiàn)象。74LS47和74HC47都是雙D觸發(fā)器，其功能比較的多，可用作寄存器，移位寄存器，振蕩器，單穩(wěn)態(tài)，分頻計(jì)數(shù)器等功能。不同的是74LS74是由TTL

6、門電路構(gòu)成而 74HC74是由CMOS門電路構(gòu)成，下面我將分析比較兩塊芯片的功能。下面以TTL電路74LS74芯片和CMOS電路74HC74芯片為例，討論TTL以及CMOS! 路的特點(diǎn)，進(jìn)而分析好壞。為了比較方便，參數(shù)均采用額定參數(shù).具體參數(shù)如表 1所示。表1 74LS74, 74HC74 部分參數(shù)對(duì)照表74LS7474HC74功耗P (mW20.004工作電壓圍4.75-5 . 35V2-6V高低點(diǎn)平差距3.15V7VTAC )0-70-40 85傳輸延遲Tpd(ns)19ns17 ns二者比較分析：1. 靜態(tài)功耗CMOS集成電路采用場(chǎng)效應(yīng)管，且都是互補(bǔ)結(jié)構(gòu)，工作時(shí)兩個(gè)串聯(lián)的場(chǎng)效應(yīng)管總是處于

7、一個(gè)管導(dǎo)通另一個(gè)管截止的狀態(tài)，電路靜態(tài)功耗理論上為零。實(shí)際上，由于存在漏電流，CMOSt路尚有微量靜態(tài)功耗。根據(jù)上表的數(shù)據(jù)可知，74HC74芯片的靜態(tài)功耗為0.004mw。通過(guò)上表參數(shù)可知，74LS74的功耗為20mw。兩者相比較，雖然功耗都非常低，接近于 0,但是CMOS集成電路74HC74芯片的靜態(tài)功耗更低，兩個(gè)相差四個(gè)數(shù)量 級(jí)。2. 工作電壓圍CMOSI成電路供電簡(jiǎn)單，供電電源體積小，基本上不需穩(wěn)壓。由上表可知,74HC74芯片的供電電源圍為2-6V,遠(yuǎn)遠(yuǎn)大于 74LS74芯片的供電電源圍4.75-5.35V 。3. 抗干擾能力CMOS的高低電平之間相差比較大、抗干擾性強(qiáng),TTL 則相差

8、小，抗干擾能力差。根據(jù)上表中的參數(shù)可知 ,74HC74 芯片的高低電平差距為 7V,74LS74 芯片的高低電平差距為3.15V.所以可知74HC74芯片的抗干擾能力更強(qiáng).4. 集成度，溫度穩(wěn)定性能由于CMOS集成電路的功耗很低，部發(fā)熱量少，所以集成度可大大提高。而且，CMOS電路線路結(jié)構(gòu)和電氣參數(shù)都具有對(duì)稱性，在溫度環(huán)境發(fā)生變化時(shí)，某些參數(shù)能起到自動(dòng)補(bǔ)償作用，因而CMOS集成電路的溫度特性非常好。由上表可知74HC74的工作溫度圍為-4085 C,而74LS74的工作溫度圍是 0-70 C。因此，CMOS集成電路 74HC74芯片的溫度穩(wěn)定性能相比于CMOS集成電路74HC74芯片更好，同時(shí)

9、集成度也更高。5. 傳輸時(shí)間根據(jù)上表的參數(shù)可知，CMOS集成電路 74HC74芯片的傳輸延遲時(shí)間為17 ns , TTL集成電路的74LS74芯片的延遲時(shí)間為 19ns,兩者傳輸延遲時(shí)間同一數(shù)量級(jí)，大小幾乎相等，傳輸時(shí)間都很短，傳輸速度快。1.2 觸發(fā)器觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件,它有兩個(gè)穩(wěn)定的狀態(tài)： 0狀態(tài)和 1狀態(tài)；在外界信號(hào)作用下,可以從一個(gè)穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪粋€(gè)穩(wěn)態(tài)；無(wú)外界信號(hào)作用時(shí)狀態(tài) 保持不變。因此，觸發(fā)器可以作為二進(jìn)制存儲(chǔ)單元使用。按功能分類可分為RS觸發(fā)器、JK 觸發(fā)器、 D 觸發(fā)器等等。1.3 邊沿觸發(fā)器具有下列特點(diǎn)的觸發(fā)器稱為邊沿觸發(fā)方式觸發(fā)器,簡(jiǎn)稱邊沿觸發(fā)器。觸發(fā)器

10、接收的是時(shí)鐘脈沖 CP 的某一約定跳變 （ 正跳變或負(fù)跳變 ）來(lái)到時(shí)的輸入數(shù)據(jù)。在 CP=l 及 CP=0期間以及 CP非約定跳變到來(lái)時(shí)， 觸發(fā)器不接收數(shù)據(jù)。 常用的正邊沿觸發(fā)器是 D觸 發(fā)器。邊沿觸發(fā)器和電位觸發(fā)器的不同在于：電位觸發(fā)器在CP=1 期間來(lái)到的數(shù)據(jù)會(huì)立刻被接收。但對(duì)于邊沿觸發(fā)器,在 CP=1 期間來(lái)到的數(shù)據(jù),必須“延遲”到該 CP=1 過(guò) 后的下一個(gè) CP 邊沿來(lái)到時(shí)才被接收。 因此邊沿觸發(fā)器又稱延遲型觸發(fā)器。邊沿觸發(fā)器在 CP 正跳變 （對(duì)正邊沿觸發(fā)器 ）以外期間出現(xiàn)在 D 端的數(shù)據(jù)變化和干擾不會(huì)被接收, 因此有很強(qiáng)的抗數(shù)據(jù)端干擾的能力而被廣泛應(yīng)用,它除用來(lái)組成寄存器外,還可

11、用來(lái) 組成計(jì)數(shù)器和移位寄存器等。至于電位觸發(fā)器。只要為約定電平,數(shù)據(jù)來(lái)到后就可立即被接收,它不需像邊沿 觸發(fā)器那樣保持到約定控制信號(hào)跳變來(lái)到才被接收。 同步觸發(fā)方式存在空翻，為了克服空翻。邊沿觸發(fā)器只在時(shí)鐘脈沖 CP 上升沿或下 降沿時(shí)刻接收輸入信號(hào)，電路狀態(tài)才發(fā)生翻轉(zhuǎn)，從而提高了觸發(fā)器工作的可靠性和抗 干擾能力，它沒(méi)有空翻現(xiàn)象。D觸發(fā)器電路組成結(jié)構(gòu)2.1 CMOS反相器NMOS PMOS晶體管以互補(bǔ)的方式公用就形成CMOS邏輯。CMOSz相器只需要一個(gè)NMOS晶體管和一個(gè) PMOS晶體管，他們的如圖1。電源電壓為了與 TTL系列相兼容，取為5V。圖1 CMOS反相器CMO阪相器電路的功能，用

12、以下兩種情況可以表述：1、Vin為0V。這種情況下，下面的 n溝道晶體管 Q1斷開（因?yàn)?Vgs=0）,而上面的P溝道晶體管 Q2導(dǎo)通（因?yàn)槠?Vgs為負(fù)值-5.0V ）。所以，Q2在電源和輸出端表現(xiàn)為 一個(gè)小電阻，故其輸出電壓為5.0V。2、 Vin為5.0V。此時(shí)，Q1導(dǎo)通，而 Q2斷開。所以， Q1在輸出端和地之間表現(xiàn)為 一個(gè)小電阻，而輸出電壓為0V。CMOS非門的輸出電阻比TTL電路的輸出電阻大，容性負(fù)載對(duì)前者傳輸延遲時(shí)間會(huì)產(chǎn)生更大的影響。CMOS非門的輸出電阻與UIH （ UIH疋UDD ）有關(guān)，因此 CMOS反相器的傳輸延遲時(shí)間與 U?DD有關(guān)。根據(jù)CMOSE門的互補(bǔ)對(duì)稱性可知，當(dāng)

13、反相器接容性負(fù)載時(shí)，它的導(dǎo)通延遲時(shí)間 TPHL和截止延遲時(shí)間 TPLH是相等的。CMO阪相器的平均傳輸延遲時(shí)間約為10ns。2.2 CMOS傳輸門一對(duì)p溝道和n溝道晶體管可連在一起形成一個(gè)邏輯控制開關(guān)，如圖2 ,這種電路稱為CMOS專輸門。圖2 CMOS傳輸門傳輸門工作原理是這樣的：他的輸入信號(hào)EN和EN-L總是處在相反的電平上。當(dāng)EN為高態(tài)、EN-L為低態(tài)時(shí)，A點(diǎn)與B點(diǎn)之間為低阻抗。當(dāng)EN為低態(tài)、EN-L為高態(tài)時(shí)，A點(diǎn)與B點(diǎn)斷開。一旦傳輸門被打開，A到B的傳播延遲非常短。我們可以得知 p溝道晶體管在門電路是低態(tài)時(shí)，具有低的阻抗。N溝道晶體管則在門電路高態(tài)時(shí)有低的阻抗。之所以要采用兩個(gè)晶體管，

14、是因?yàn)橐话愕膶?dǎo)通p溝道晶體管不能在 A點(diǎn)和B點(diǎn)之間很好的傳導(dǎo)低電壓，而一般的導(dǎo)通n溝道晶體管卻不能很好的傳導(dǎo)高電壓；兩個(gè)并聯(lián)起來(lái)的晶體管就能恰當(dāng)?shù)母采w完整的電壓圍。在正常工作時(shí)，模擬開關(guān)的導(dǎo)通電阻值約為數(shù)百歐，當(dāng)它與輸入阻抗為兆歐級(jí)的運(yùn)放串接時(shí)，可以忽略不計(jì)。CMOS傳輸門除了作為傳輸模擬信號(hào)的開關(guān)之外，也可作為各種邏輯電路的基本單元電路。2.3 D觸發(fā)器觸發(fā)器是一種時(shí)鐘控制的記憶器件，觸發(fā)器具有一個(gè)控制輸入訊號(hào)（CLOCK，CLOCK訊號(hào)是觸發(fā)器只在特定時(shí)刻才按輸入訊號(hào)改變輸出狀態(tài)。若觸發(fā)器只在時(shí)鐘由L到H（H到L）的轉(zhuǎn)換時(shí)刻接受輸入，則稱這種觸發(fā)器是上升沿（下降沿）觸發(fā)的。其中D觸發(fā)器是最

15、常用的觸發(fā)器之一。對(duì)于上升沿觸發(fā)D觸發(fā)器來(lái)說(shuō)，其輸出 Q只在CLOCK由 L到H的轉(zhuǎn)換時(shí)刻才會(huì)跟隨輸入D的狀態(tài)而變化，其他時(shí)候輸出則維持不變，圖3為上升沿觸發(fā) D觸發(fā)器的時(shí)序圖。圖3上升沿觸發(fā) D觸發(fā)器的時(shí)序圖2.4第一種設(shè)計(jì)方案?jìng)鹘y(tǒng)的邊沿D觸發(fā)器電路已為大家熟知，在此基礎(chǔ)上，用CMOS專輸門（TG）和CMOSCPD圖4方案一 D觸發(fā)器原理圖圖5方案一 D觸發(fā)器仿真?zhèn)鬏旈TTG1, TG2和“非”門 G1，G2, G5組成主觸發(fā)器；TG3, TG4和G3, G4組成從觸發(fā)器。TG1和TG3分別作為主觸發(fā)器和從觸發(fā)器的輸入控制門。C和/C是互為反量的時(shí)鐘脈沖，在它們作用下TG1，TG3和TG2,

16、TG4不會(huì)同時(shí)開通和關(guān)斷，以保證主觸發(fā)器和從觸發(fā)器一開一閉。值得注意的是，雖然本例CMOS D觸發(fā)器結(jié)構(gòu)上是主從形式，但其觸發(fā)方式卻是邊沿型，而非主從型。（1 ）當(dāng)C =0時(shí):TG1開通而TG2關(guān)斷，D輸入信號(hào)送入主觸發(fā)器，使Q'=D。同時(shí),TG3關(guān)斷而TG4開通，從觸發(fā)器與主觸發(fā)器之間的聯(lián)系被TG3切斷，從觸發(fā)器保持原狀態(tài)不變。（2）當(dāng)CP的上升沿到達(dá)：TG1截止,TG3導(dǎo)通，切斷了 D信號(hào)的輸入，由于G1的輸入電容存儲(chǔ)效應(yīng),G1輸入端電壓不會(huì)立即消失，于是Q'、Q'在TG1截止前的狀態(tài)被保存下來(lái)；同時(shí)由于 TG3導(dǎo)通、TG4截止,主觸發(fā)器的狀態(tài)通過(guò)TG3和G3送到了

17、輸出端,使Q=Q =D（CP上升沿到達(dá)時(shí) D的狀態(tài)）,而Q=Q =D。在CP=1,CP=0期間，Q=Q' =D,Q=Q' =D的狀態(tài)一直不會(huì)改變?？梢?jiàn)，這種觸發(fā)器的動(dòng)作特點(diǎn)是輸出端的狀態(tài)轉(zhuǎn)換發(fā)生在CP的上升沿，而且觸發(fā)器所保持的狀態(tài)僅僅取決于CP上升沿到達(dá)時(shí)的輸入狀態(tài)。若將四個(gè)傳輸門的控制信號(hào)CP和CP極性都換成相反的狀態(tài)，則CP下降沿為有效沿，而上升沿為無(wú)效沿。2.5第二種設(shè)計(jì)方案設(shè)計(jì)圖如圖6，電路由兩個(gè)傳輸門和三個(gè)非門組成。U3B74HC04D 4V! 1 1 1 "圖6方案二D觸發(fā)器原理圖當(dāng)cp低電平時(shí)，TG1導(dǎo)通、TG2截止，D信號(hào)經(jīng)過(guò)傳輸門輸入，Q=D,電路

18、輸出 Q跟隨D信號(hào)變化。當(dāng)cp上升沿時(shí)，TG1截止、TG2導(dǎo)通，D信號(hào)不能傳輸，D信號(hào)的改變對(duì)輸出不會(huì)產(chǎn)生影響，輸出端的兩個(gè)非門首尾相連，保持上升沿時(shí)刻的狀態(tài)不變。此方案由手動(dòng) 開啟和關(guān)閉傳輸門來(lái)體現(xiàn)D觸發(fā)器的特性。2.6兩種設(shè)計(jì)方案比較方案 1 :1. 傳輸時(shí)間較短：信號(hào)經(jīng)過(guò)電路時(shí)，需要通過(guò)三個(gè)非門和三個(gè)傳輸門即可輸出。傳輸時(shí)間大概為 60ns 。2. 功耗較?。航M成電路的元器件都為CMOS元器件，功耗小。3. 抗干擾能力強(qiáng)：傳輸門只于上升沿到來(lái)前后幾十納秒處于開啟狀態(tài)，其他時(shí)間 都處于關(guān)閉狀態(tài)，此時(shí)信號(hào)無(wú)法輸入，因此抗干擾能力強(qiáng)。4 個(gè)傳輸門4. 電子元器件較多，成本略高：一個(gè)觸發(fā)器需要9

19、 個(gè)原件，其中包括以及 5 個(gè)非門。所以成本略高。方案 2：1元件數(shù)量少：整個(gè)電路只需要5 個(gè)元件，包括兩個(gè)傳輸門以及三個(gè)非。2傳輸時(shí)間短：信號(hào)經(jīng)過(guò)電路時(shí)，只需要通過(guò)三個(gè)非門和一個(gè)傳輸門即可。3. 功耗?。航M成電路的元器件都為CMOS元器件，功耗小。4抗干擾能力不強(qiáng)：在時(shí)鐘上升沿到來(lái)之前，傳輸門一直處于開啟狀態(tài)。如果在 時(shí)鐘上升沿到來(lái)前，信號(hào)發(fā)生了突變，則導(dǎo)致輸出了錯(cuò)誤的信號(hào)，所以抗干擾能力有 待提高。三、置位、復(fù)位電路觸發(fā)器是時(shí)序電路的基本元件，從應(yīng)用的角度看，要求它具有接受預(yù)置信號(hào)的作用，即需要設(shè)置能接受預(yù)置信號(hào)的直接預(yù)置端。 在這里，設(shè)計(jì)要高電平復(fù)位， 即加上一個(gè)復(fù)位信 號(hào)（正脈沖），電

20、路會(huì)自動(dòng)清零，即輸出 Q=0當(dāng)復(fù)位信號(hào)消失時(shí)， 電路能夠恢復(fù)正常工作。 如圖7所示是加上置位、復(fù)位電路的邊沿 D觸發(fā)器電路圖。SoCPD圖7帶置位、復(fù)位的 D觸發(fā)器TG1,TG2和或非門它是由兩個(gè)基本觸發(fā)器級(jí)聯(lián)構(gòu)成主從結(jié)構(gòu)形式。主觸發(fā)器是由傳輸門G1,G2構(gòu)成。從觸發(fā)器是由傳輸門TG3 TG4和門G3,G4構(gòu)成。圖中RD SD為異步置0,置1輸入端。如圖中虛線所示。當(dāng)RD=1, SD=O時(shí)，實(shí)現(xiàn)異步置 0;當(dāng)RD=Q SD=1地，實(shí)現(xiàn)異步置1, RD SD信號(hào)高電平有效。當(dāng)CP=0 CP=1時(shí)，TG1導(dǎo)通，TG2關(guān)斷主觸發(fā)器接收輸入信號(hào) D。所以CP=0的時(shí)間為 主觸發(fā)器狀態(tài)轉(zhuǎn)換。而這時(shí) TG

21、3關(guān)斷，TG4導(dǎo)通，主從觸發(fā)器斷開，從觸發(fā)器保持原狀態(tài)不 變。以上是準(zhǔn)備階段。當(dāng)CP由0跳變到1時(shí)，CP由1跳變到0，由于CP=1, CP=0,傳輸門TG1關(guān)斷，TG2 導(dǎo)通，D信號(hào)加不進(jìn)來(lái)，而或非門G1和G3形成交叉耦合，保持 CP前沿時(shí)刻所接收的 D信號(hào)，且在CP=1期間主觸發(fā)器狀態(tài)一直保持不變。與此同時(shí)，傳輸門 TG3導(dǎo)通，TG4關(guān)斷， 從觸發(fā)器和主觸發(fā)器連通，接收主觸發(fā)器這一時(shí)刻的狀態(tài)Q主，使Q' = Q主，Q'= Q主；輸出Q= Q主 =D Q= Q主=D。這一時(shí)刻為觸發(fā)器狀態(tài)轉(zhuǎn)換。由上分析可見(jiàn)，D觸發(fā)器的狀態(tài)轉(zhuǎn)換是發(fā)生在CP上升沿（前沿）到達(dá)時(shí)刻，且接收這一時(shí)刻的輸

22、入D信號(hào)，因此特征方程為：n 1Q D CPSD, RD異步置1置0均使主觸發(fā)器和從觸發(fā)器同時(shí)異步置1置0。和輸入D信號(hào)及CP都無(wú)關(guān)。四、特征方程，特征表，激勵(lì)表與狀態(tài)圖4.1特征方程和特征表：觸發(fā)器的功能特性可以采用特征方程對(duì)它進(jìn)行形式描述，該方程將觸發(fā)器的下一狀態(tài)定義為觸發(fā)器當(dāng)前狀態(tài)和輸入狀態(tài)的函數(shù)。其定義為：以邏輯函數(shù)的形式來(lái)描述次態(tài)與現(xiàn)態(tài)及輸入信號(hào)之間的關(guān)系的方程1。特征方程并不描述器件的定時(shí)特征詳情，只是給出器件對(duì)控制輸入的功能響應(yīng)情況，這 種簡(jiǎn)化在狀態(tài)機(jī)分析中極其重要。D觸發(fā)器的特征方程為：Q*=D表2為D觸發(fā)器的特征表，可以由特征方程給出。表2 D觸發(fā)器特征表CPDQn +1上升

23、沿00上升沿114.2激勵(lì)表：表3為D觸發(fā)器的激勵(lì)表，激勵(lì)信號(hào)為當(dāng)前和輸入的函數(shù)。由特征方程和激勵(lì)表可以得到轉(zhuǎn)移方程。如果觸發(fā)器當(dāng)前穩(wěn)定狀態(tài)是Qn=0,觸發(fā)器轉(zhuǎn)移至下一個(gè)狀態(tài)（次態(tài)）Qn+1=1,則在輸入信號(hào)為1；如果觸發(fā)器維持在0，則輸入信號(hào)為0;如果觸發(fā)器的當(dāng)前穩(wěn)定狀態(tài)是Qn=1,觸發(fā)器轉(zhuǎn)移至下一狀態(tài)（次態(tài)）Qn+仁Q則在輸入信號(hào)為 0;如果觸發(fā)器維持在 1，則輸入信號(hào)為1。表3 D觸發(fā)器激勵(lì)表QnQn+1D000011100 t1114.3狀態(tài)圖:圖8D觸發(fā)器狀態(tài)圖如圖8,如果觸發(fā)器當(dāng)前穩(wěn)定狀態(tài)是Qn=O,則在輸入信號(hào)為1的條件下，觸發(fā)器轉(zhuǎn)移至下一個(gè)狀態(tài)（次態(tài)） Qn+1=1 ;如果輸入

24、信號(hào)為 0,則觸發(fā)器維持在 0;如果觸發(fā)器的當(dāng)前穩(wěn) 定狀態(tài)是Qn=1,則在輸入信號(hào)為 0的作用下，觸發(fā)器轉(zhuǎn)移至下一狀態(tài)（次態(tài)）Qn+1=0如果輸入信號(hào)為1，則觸發(fā)器維持在1。這與表3所描述的功能是一致的。上述觸發(fā)器邏輯功能的幾種描述方法，其本質(zhì)是相通的，可以互相轉(zhuǎn)換。在分析包含觸發(fā)器的邏輯電路時(shí)，必須熟練地運(yùn)用狀態(tài)轉(zhuǎn)移真值表、狀態(tài)方程及狀態(tài)轉(zhuǎn)移圖。而在設(shè)計(jì)包含有觸發(fā)器的邏輯電路（時(shí)序邏輯電路）時(shí)，必須運(yùn)用觸發(fā)器的激勵(lì)表。五、激勵(lì)信號(hào)D的保持時(shí)間和時(shí)鐘 CP的最大頻率5.1平均傳輸延遲時(shí)間平均傳輸延遲時(shí)間是表示門電路開關(guān)速度的參數(shù)，它是指門電路在輸入脈沖波形的作用下，輸出波形相對(duì)于輸入波形延遲了

25、多少時(shí)間。傳輸延遲時(shí)間如圖9所示。導(dǎo)通延遲時(shí)間上丹是指輸入波形上升沿的 50%畐值處到輸出波形下降沿 50%幅值處所需 要的時(shí)間。截止延遲時(shí)間卜:;討是指從輸入波形下降沿 50%幅值處到輸出波形上升沿 50%幅 值處所需要的時(shí)間，通常 tpuJpm。兩者的平均值稱為平均傳輸延遲時(shí)間 % ,即HL +t = P2。越小，電路的開關(guān)速度越高 2。5.2建立時(shí)間和保持時(shí)間* 斂握gi" 11時(shí)鐘|燭饉立時(shí)閭畑保持時(shí)閭圖10建立時(shí)間和保持時(shí)間信號(hào)經(jīng)過(guò)傳輸線到達(dá)接收端之后，就牽涉到建立時(shí)間和保持時(shí)間這兩個(gè)時(shí)序參數(shù)。如圖10。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信

26、號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間 Setup time.如不滿足Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升 沿，數(shù)據(jù)才能被打入觸發(fā)器3。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)也必須保持一段時(shí)間，數(shù)據(jù)保持不變以便能夠穩(wěn)定讀?。ㄐ盘?hào)在器件部通過(guò)連線和邏輯單元時(shí)，都有一定的延 時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工 作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。）。如果holdtime不夠，數(shù)據(jù)便不能被有效讀取并轉(zhuǎn)換為輸出。如果數(shù)據(jù)信號(hào)在時(shí)鐘邊沿觸發(fā)前后 持續(xù)的時(shí)

27、間分別超過(guò)建立時(shí)間和保持時(shí)間，那么這部分超過(guò)的分量分別稱為建立時(shí)間裕量和保持時(shí)間裕量。這個(gè)CMOS D觸發(fā)器是上升沿觸發(fā)器，根據(jù)CMOS管特性可得，上圖中所示四個(gè)傳輸門具有傳輸延遲t1，五個(gè)非門也具有延遲t2，傳輸門控制端在導(dǎo)通和截止轉(zhuǎn)換時(shí)會(huì)存在延遲t3。但是其實(shí)傳輸門的的延時(shí)很小只有納秒，而非門卻有幾十納秒因此，t1t3幾乎可以忽略不計(jì)。所以，輸入信號(hào)D只有在CP跳變之前的時(shí)間里準(zhǔn)備好,觸發(fā)器才能將數(shù)據(jù)鎖存到 Q輸出端口，因此建立時(shí)間等于t1+t2。在CP跳變?yōu)?之后的一段時(shí)間，D信號(hào)不能發(fā)生變化，也就是所說(shuō)的要保證信號(hào)的保持時(shí)間，大小應(yīng)該是傳輸門的 截止導(dǎo)通時(shí)間 t3。因此D的建立時(shí)間應(yīng)該

28、為 TD t2 t1 t3 t2 （非門延時(shí)）。5.3 CP時(shí)鐘周期低電平時(shí)間應(yīng)該 D的建立時(shí)間+兩個(gè)非門延時(shí)（傳輸門忽略不計(jì)），才能保證 D順利到達(dá)G1和G2之間為3 t2。高電平時(shí)間應(yīng)該為從觸發(fā)器的兩個(gè)非門延時(shí)2 t2。（傳輸門忽略不計(jì)）因此如果時(shí)鐘周期是占空比為50%的方波，那么最大頻率應(yīng)該為max % t2 ；若為占空比任意的方波，則最大頻率應(yīng)該為maxt2 °六、設(shè)計(jì)的D觸發(fā)器轉(zhuǎn)換成JK觸發(fā)器和T觸發(fā)器6.1 D 觸發(fā)器轉(zhuǎn)換成 JK觸發(fā)器JK觸發(fā)器是數(shù)字電路觸發(fā)器中的一種電路單元。JK觸發(fā)器具有置 0、置1、保持和翻轉(zhuǎn)功能，在各類集成觸發(fā)器中，JK觸發(fā)器的功能最為齊全。在實(shí)

29、際應(yīng)用中，它不僅有很強(qiáng)的通用性，而且能靈活地轉(zhuǎn)換其他類型的觸發(fā)器。其功能行為如圖11。圖11 JK觸發(fā)器功能行為D觸發(fā)器的狀態(tài)方程是：Q*=D; JK觸發(fā)器的狀態(tài)方程是：Q*=JQ'+K'Q。讓兩式相等可得：D=JQ'+K'Q。用門電路實(shí)現(xiàn)上述函數(shù)即可轉(zhuǎn)換成為JK觸發(fā)器，如圖 12。新構(gòu)成的JK觸發(fā)器與原 D觸發(fā)器時(shí)鐘邊沿一致，都是時(shí)鐘CP上升沿觸發(fā)。圖12 D觸發(fā)器轉(zhuǎn)換 JK觸發(fā)器電路圖Q圖13帶置位、復(fù)位的JK觸發(fā)器6.2 D 觸發(fā)器轉(zhuǎn)成T觸發(fā)器在數(shù)字電路中，凡在CP時(shí)鐘脈沖控制下，根據(jù)輸入信號(hào)T取值的不同，具有保持和翻轉(zhuǎn)功能的電路，即當(dāng)T=0時(shí)能保持狀態(tài)不

30、變，T=1時(shí)一定翻轉(zhuǎn)的電路，都稱為發(fā)器。T觸發(fā)器在每一個(gè)時(shí)鐘脈沖的有效邊沿都會(huì)改變狀態(tài)。其功能行為如圖14。T觸發(fā)器的狀態(tài)方程是:Q*=TQ'+T'Q。用門電路實(shí)現(xiàn)上述函數(shù)即可轉(zhuǎn)換成為T觸發(fā)器。如圖15。圖15 D觸發(fā)器轉(zhuǎn)換稱 T觸發(fā)器電路圖加上置位、復(fù)位端之后的電路圖如圖16。圖16帶置位、復(fù)位的T觸發(fā)器七、CMOS D蟲發(fā)器在CP邊沿的工作特性研究對(duì)時(shí)鐘脈沖(簡(jiǎn)稱CP)邊沿時(shí)間的要求，是觸發(fā)器品質(zhì)評(píng)價(jià)的重要指標(biāo)之一。觸發(fā)器只有在CP邊沿陡峭(短的邊沿時(shí)間)的條件下工作，才能保證其可靠性。 文中的CMOS!路的基 本觸發(fā)單元是由傳輸門和或非門組成的主從結(jié)構(gòu)， 輸入的數(shù)據(jù)由傳輸

31、門引導(dǎo)， 因此， 對(duì)時(shí)鐘 脈沖的上升時(shí)間和下降時(shí)間就有一定的要求。 但上述分析中對(duì)CMOS蟲發(fā)器在CP邊沿的工作 模式?jīng)]有進(jìn)行深人研究。一下就對(duì) CMOS蟲發(fā)器在CP邊沿的工作特性進(jìn)行研究。圖4中CP =0, CP =1時(shí)，TG3斷開，TG4導(dǎo)通。若Q' =1 , Q=Q則表示反相器 G1中的PMOST導(dǎo)通，而NMOST截止；反相器 G4中的PMOSf截止，NMO管導(dǎo)通。采用 MOSf 的開關(guān)等效電路，貝U主、從觸發(fā)器之間的等效電路如圖17所示。圖中和Ron(P)是G1中PMOS管的導(dǎo)通電阻，Ron(N)是G4中NMOST的導(dǎo)通電阻，a、b點(diǎn)分別為G2、G3的輸入端，C2、 C3是其輸

32、入電容，RTG3 RTG4是傳輸門TG3 TG4的導(dǎo)通電阻，開關(guān) K1、k4則表示其工作 狀態(tài)。圖 17 CP=0 時(shí)主從觸發(fā)器的等效電路圖 18 CP=1 時(shí)主從觸發(fā)器的等效電路觸發(fā)器最簡(jiǎn)單的版圖布局結(jié)構(gòu)選取所有器件有相同的寬長(zhǎng)比W L,所以Ron(P)衣Ron(N)疋RTG4 RTG4=R C2 C3=C在CP上升沿傳輸門共同導(dǎo)通時(shí)間階段tonr，主、從觸發(fā)器間的等效電路如圖 18所示。這是一個(gè)含有兩個(gè)同類儲(chǔ)能元件的二階電路，固有頻率只可能是 兩個(gè)不相等的負(fù)實(shí)根，電路的響應(yīng)是欠阻尼的，利用拉普拉斯變換，可以求得a、 b 兩點(diǎn)電壓分別為：（2）式中T=RC是反相器G1G4中MOS管的導(dǎo)通電阻

33、與輸入電容的乘積。圖 19 CP 上升沿 tonr 期間 Ua、Ub 波形可以畫出 ua(t) 和 ub(t) 的波形如圖 19 所示。式 (1) 和圖 19(a) 表明，在 tonr 期間，門G2的輸入電壓大于閾值電壓，從而通過(guò)G2的輸出保證 G1中PMOS管導(dǎo)通。式 和圖19(b)表明，G3的輸入電壓將趨向閾值電壓 0.5VDD，旦該電壓進(jìn)入閾值電壓附近的轉(zhuǎn)換區(qū)圍， 則G3被偏置在放大工作狀態(tài)，對(duì)輸入信號(hào)起放大作用。目前生產(chǎn)的CD4000系列和74HC系列的CMO電路都采用帶緩沖級(jí)的結(jié)構(gòu)，線性增益很高，干擾信號(hào)或電路部的噪聲擾動(dòng)會(huì)被 放大并經(jīng)G4又反饋到G3輸入端，形成強(qiáng)烈的正反饋過(guò)程。因

34、而出現(xiàn)了圖2中的異變現(xiàn)象，直到CP繼續(xù)上升，傳輸門的共同導(dǎo)通時(shí)間結(jié)束，TG4截止(圖18中K4斷開)時(shí)為止。在CP下降沿的工作特性是在 CP =1，CP =0時(shí)，TG3導(dǎo)通，TG4截止，主、從觸發(fā)器 之間工作的等效電路如圖19所示。這時(shí)G4的輸出總是等于 G3的輸入，即截止的傳輸門TG4輸出端與輸入端之間的信號(hào)相等。所以在CP下降沿，傳輸門TG4開始導(dǎo)通(20圖中K4閉合)時(shí)，會(huì)使G3的輸出鎖定，而 TG3的繼續(xù)導(dǎo)通對(duì)輸出不產(chǎn)生影響。這就是說(shuō)，在CP下降沿，傳輸門的共同導(dǎo)通狀態(tài)不會(huì)引起觸發(fā)器輸出狀態(tài)的異常變化。CP=1時(shí)主從觸發(fā)器的等效電路要使觸發(fā)器在CP上升沿不出現(xiàn)異變現(xiàn)象，則要求G3的輸入電壓ub(t)變化到轉(zhuǎn)換區(qū)之