直接數(shù)字頻率合成器的 EDA技術(shù)綜合應(yīng)用實(shí)例與 譚會(huì)生 ppt 課件

1、第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 第第11章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.1 系統(tǒng)設(shè)計(jì)要求系統(tǒng)設(shè)計(jì)要求 11.2 系統(tǒng)設(shè)計(jì)方案系統(tǒng)設(shè)計(jì)方案 11.3 主要主要VHDL源程序源程序 11.4 系統(tǒng)仿真系統(tǒng)仿真/硬件驗(yàn)證硬件驗(yàn)證 11.5 設(shè)計(jì)技巧分析設(shè)計(jì)技巧分析 11.6 系統(tǒng)擴(kuò)展思路系統(tǒng)擴(kuò)展思路 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.1 系統(tǒng)設(shè)計(jì)要求系統(tǒng)設(shè)計(jì)要求 1971年，美國(guó)學(xué)者J.Tierncy、C.M.Reader和B.Gold提出了以全數(shù)字技術(shù)從相位

2、概念出發(fā)直接合成所需波形的一種新的頻率合成原理。隨著技術(shù)和水平的提高，一種新的頻率合成技術(shù)直接數(shù)字頻率合成(DDS，Direct Digtal Synthesis)技術(shù)得到了飛速發(fā)展。 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 DDS技術(shù)是一種把一系列數(shù)字形式的信號(hào)通過(guò)DAC轉(zhuǎn)換成模擬形式的信號(hào)合成技術(shù)，目前使用最廣泛的一種DDS方式是利用高速存儲(chǔ)器作查找表，然后通過(guò)高速DAC輸出已經(jīng)用數(shù)字形式存入的正弦波。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 DDS技術(shù)具有頻率切換時(shí)間短(20 ns)，頻率分辨率高(0.01 H

3、z)，頻率穩(wěn)定度高，輸出信號(hào)的頻率和相位可以快速程控切換，輸出相位可連續(xù)，可編程以及靈活性大等優(yōu)點(diǎn)，它以有別于其他頻率合成方法的優(yōu)越性能和特點(diǎn)成為現(xiàn)代頻率合成技術(shù)中的姣姣者。DDS廣泛用于接受機(jī)本振、信號(hào)發(fā)生器、儀器、通信系統(tǒng)、雷達(dá)系統(tǒng)等，尤其適合跳頻無(wú)線通信系統(tǒng)。 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.2 系統(tǒng)設(shè)計(jì)方案系統(tǒng)設(shè)計(jì)方案 11.2.1 DDS的工作原理 圖11.1是DDS的基本原理圖，頻率控制字M和相位控制字分別控制DDS輸出正(余)弦波的頻率和相位。DDS系統(tǒng)的核心是相位累加器，它由一個(gè)累加器和一個(gè)N位相位寄存器組成。每來(lái)一個(gè)時(shí)鐘脈

4、沖，相位寄存器以步長(zhǎng)M增加。 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 圖11.1 DDS基本原理圖累加器相位寄存器加法器正(余)弦查找表DACLPF相位控制字時(shí)鐘源MN位fcfout輸出頻率頻率控制字第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.2.2 DDS的FPGA實(shí)現(xiàn)設(shè)計(jì) 根據(jù)圖11.1，并假定相位控制字為0，這時(shí)DDS的核心部分相位累加器的FPGA的設(shè)計(jì)可分為如下幾個(gè)模塊：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和輸出數(shù)據(jù)寄存器REG2，其內(nèi)部組成框圖如圖11.2所示。圖中，輸入信號(hào)有時(shí)鐘

5、輸入CLK，使能端EN，復(fù)位端RESET，頻率控制字K，輸出信號(hào)為Q。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 圖11.2 DDS內(nèi)部組成框圖 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 首先利用MATLAB或C語(yǔ)言編程對(duì)正弦函數(shù)進(jìn)行采樣；然后對(duì)采樣數(shù)據(jù)進(jìn)行二進(jìn)制轉(zhuǎn)換，其結(jié)果作為查找表地址的數(shù)值。 用MATLAB語(yǔ)言編寫(xiě)的正弦函數(shù)數(shù)據(jù)采集程序如下：第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 CLEAR TIC；T=2*PI/1024；t=0:T:2*pi;y=255*sin(t);ro

6、und(y)；用C語(yǔ)言編寫(xiě)的正弦函數(shù)數(shù)據(jù)采樣程序如下：#include stdio.h#include math.hMain( ) int I; Float s;第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 For ( i=0;i1024;i+) s=sin(actan(1)*8*i/1024); Printf( %d，%d; n， (int)(s+1)*1023/2); 兩個(gè)程序運(yùn)行之后所得結(jié)果是一致的。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.3 主要主要VHDL源程序源程序11.3.1 相位累加器SUM99的V

7、HDL源程序-SUM99.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY SUM99;A

8、RCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(CLK, EN, RESET) IS BEGIN第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 IF RESET=1THEN TEMP=0000000000; ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS;END ARCHITECTUR

9、E ART;第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.3.2 相位寄存器REG1的VHDL源程序-REG1.VHD (REG2.VHD與REG1.VHD相似)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY REG1;第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)

10、與分析設(shè)計(jì)與分析 ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN QOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPK, EN=EN, RESET=RESET, CLK=CLK, OUT1=S1); U1:REG1 PORT MAP(D=S1, CL

11、K=CLK, Q=S2); U2:ROM PORT MAP(ADDR=S2, CLK=CLK, OUTP=S3); U3:REG2 PORT MAP(D=S3, CLK=CLK, Q=Q);END ARCHITECTURE ART; 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.4 系統(tǒng)仿真系統(tǒng)仿真/硬件驗(yàn)證硬件驗(yàn)證 11.4.1 系統(tǒng)的有關(guān)仿真 系統(tǒng)的有關(guān)仿真如圖11.311.5所示，請(qǐng)讀者自己對(duì)仿真結(jié)果進(jìn)行分析。從仿真結(jié)果可以看出，對(duì)應(yīng)模塊的設(shè)計(jì)是正確的。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 圖11.3 相位

12、累加器SUM99的仿真結(jié)果 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 圖11.4 正弦查找表ROM仿真結(jié)果第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 圖11.5 整個(gè)系統(tǒng)DDS的仿真結(jié)果第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.4.2 系統(tǒng)的硬件驗(yàn)證 DDS的輸入頻率控制字K有10位數(shù)據(jù)，輸出數(shù)據(jù)Q為9位，并且ROM需1024個(gè)存儲(chǔ)單元，需要占用的系統(tǒng)比較大。但我們所擁有的實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)所配的適配板的資源可能有限，如我們?cè)谶M(jìn)行該實(shí)驗(yàn)時(shí)所用的芯片為ALTERA公司的EP1K30TC

13、144芯片，這時(shí)我們直接進(jìn)行硬件驗(yàn)證會(huì)遇到困難。因此我們需要進(jìn)行變通，想辦法進(jìn)行硬件驗(yàn)證或部分驗(yàn)證。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 在本設(shè)計(jì)的硬件驗(yàn)證過(guò)程中，針對(duì)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)所提供的輸入、輸出資源的限制及芯片邏輯資源的限制，我們采取了如下變通辦法： (1) 在DDS的前端增加一個(gè)信號(hào)發(fā)生器，該信號(hào)發(fā)生器實(shí)際就是一個(gè)數(shù)據(jù)鎖存器，當(dāng)控制信號(hào)LOCK有效時(shí)，將事先設(shè)定的頻率控制字輸出送入相位累加器。設(shè)定的頻率控制字可在程序中隨時(shí)修改。該信號(hào)發(fā)生器的VHDL源程序如下:第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 -RE

14、G0.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY REG0 IS PORT(CLK: IN STD_LOGIC; LOCK:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY REG0;ARCHITECTURE ART OF REG0 IS第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 BEGIN PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=

15、1)THEN IF LOCK=1 THEN Q=0000011111; -此時(shí)設(shè)定的頻率控制字為1FH，可根據(jù)需要進(jìn)行修改 END IF; END IF; END PROCESS;END ARCHITECTURE ART;第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 (2) 由于能夠使用的FPGA的芯片EP1K30TC144的邏輯資源不夠，因此對(duì)DDS內(nèi)部最占用資源的ROM模塊進(jìn)行了修改。原模塊是對(duì)一個(gè)完整的正弦波進(jìn)行采樣，我們可以只采樣正弦波的上半周，這樣就可以節(jié)省一半的硬件資源。如果只對(duì)正弦波的上半周進(jìn)行采樣，那么在進(jìn)行ROM的設(shè)計(jì)時(shí)，就可以將原來(lái)的輸入數(shù)

16、據(jù)由9位變成8位，可以將用來(lái)表示符號(hào)的最高位省去，這樣也可以省去很多的硬件資源。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 11.5 設(shè)計(jì)技巧分析設(shè)計(jì)技巧分析 (1) 在正弦查找表ROM的設(shè)計(jì)中利用MATLAB或C語(yǔ)言編程對(duì)正弦函數(shù)進(jìn)行采樣，非常方便地得到了正弦函數(shù)的采樣數(shù)據(jù)。 (2) 在本設(shè)計(jì)的硬件驗(yàn)證過(guò)程中，針對(duì)實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)所提供的輸入、輸出資源的限制及芯片邏輯資源的限制，采用了如下變通的辦法進(jìn)行硬件驗(yàn)證： 第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析 在輸入環(huán)節(jié)加入了一個(gè)數(shù)據(jù)鎖存器，用“軟設(shè)置”代替按鍵“硬設(shè)置”； 在ROM的驗(yàn)證中，降低了系統(tǒng)的設(shè)計(jì)規(guī)模，減少了系統(tǒng)對(duì)邏輯資源的需求。其他類(lèi)似問(wèn)題也可參照該方法解決。這在實(shí)際的開(kāi)發(fā)設(shè)計(jì)中，是在硬件驗(yàn)證中最常用也最重要的一種辦法。第第1111章章 直接數(shù)字頻率合成器的直接數(shù)字頻率合成器的設(shè)計(jì)與分析設(shè)計(jì)與分析