數字電路第6章

1、1 第第 六六 章章第六章第六章 異步時序邏輯電路異步時序邏輯電路異異 步步 時時 序序 邏邏 輯輯 電電 路路 2 第六章第六章 異步時序邏輯電路異步時序邏輯電路在同步時序邏輯電路中，各觸發(fā)器的時鐘控制端與統(tǒng)一的時鐘脈沖(簡稱CP)相連接，僅當時鐘脈沖作用時，電路狀態(tài)才能發(fā)生變化。 異步時序邏輯電路中沒有統(tǒng)一的時鐘脈沖信號，電路狀異步時序邏輯電路中沒有統(tǒng)一的時鐘脈沖信號，電路狀態(tài)的改變是外部輸入信號變化直接作用的結果。態(tài)的改變是外部輸入信號變化直接作用的結果。 根據電路結構和輸入信號形式的不同，異步時序邏輯電路可分為脈沖異步時序邏輯電路脈沖異步時序邏輯電路和電平異步時序邏輯電路兩電平異步時序

2、邏輯電路兩種類型。種類型。 兩類電路均有兩類電路均有Mealy型和型和Moore型兩種結構模型。型兩種結構模型。 3 第六章第六章 異步時序邏輯電路異步時序邏輯電路6.1.1概述概述 一結一結 構構 脈沖異步時序電路的一般結構如下圖所示。圖中，存儲電路可由時鐘控制觸發(fā)器或非時鐘控制觸發(fā)器組成。 6.1 脈沖異步時序邏輯電路脈沖異步時序邏輯電路4 第六章第六章 異步時序邏輯電路異步時序邏輯電路二二. 輸入信號的形式與約約束輸入信號的形式與約約束1.輸入信號為脈沖信號輸入信號為脈沖信號; 2.輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉輸入脈沖的寬度必須保證觸發(fā)器可靠翻轉; 3.輸入脈沖的間隔必須保證前一

3、個脈沖引起的電路響輸入脈沖的間隔必須保證前一個脈沖引起的電路響 應完全結束后，后一個脈沖才能到來應完全結束后，后一個脈沖才能到來; 4.不允許兩個或兩個以上輸入端同時出現(xiàn)脈沖。不允許兩個或兩個以上輸入端同時出現(xiàn)脈沖。 (思考：為什么？思考：為什么？) 理由理由:因為客觀上兩個或兩個以上脈沖是不可能準確地 “同時”的，在沒有時鐘脈沖同步的情況下，由不可預知的 時間延遲造成的微小時差可能導致電路產生錯誤的狀態(tài)轉移。5 第六章第六章 異步時序邏輯電路異步時序邏輯電路注意：注意：由于不允許兩個或兩個以上輸入端同時出 現(xiàn)脈沖,并且輸入端無脈沖出現(xiàn)時，電路狀態(tài)不會發(fā)生 變化。因此，對對n個輸入端的電路，其

4、一位輸入只允個輸入端的電路，其一位輸入只允 許出現(xiàn)許出現(xiàn)n+1種取值組合，其中有效輸入種取值組合為種取值組合，其中有效輸入種取值組合為 n種。種。 即：對n個輸入的電路，只需考慮各自單獨出現(xiàn)脈 沖的n種情況，而不像同步時序邏輯電路中那樣需要考 慮2n種情況。 例如:假定電路有x1、x2和x3共3個輸入，并用取值 1表示有脈沖出現(xiàn)，則一位輸入允許的輸入取值組合只 有000、001、010、100共4種，其中有效輸入取值組合 只有后面3種情況。6 第六章第六章 異步時序邏輯電路異步時序邏輯電路三三. 輸出信號的形式輸出信號的形式脈沖異步時序邏輯電路的輸出信號可以是脈沖信號也可以是電平信號。 若電路

5、結構為若電路結構為Mealy型，則輸出為脈沖信號。型，則輸出為脈沖信號。為什么？為什么？ 因為輸出不僅是狀態(tài)變量的函數，而且是輸入的函數，而輸入為脈沖信號，所以，輸出一定是脈沖信號。 若電路結構為若電路結構為Moore型，則輸出是電平信號。型，則輸出是電平信號。為什么？為什么？ 因為輸出僅僅是狀態(tài)變量的函數，所以，輸出值被定義在兩個間隔不定的輸入脈沖之間，即由兩個輸入脈沖之間的狀態(tài)決定。7 6.1.2 脈沖異步時序邏輯電路的分析脈沖異步時序邏輯電路的分析 一一.分析方法與步驟分析方法與步驟 1. 分析方法分析方法 脈沖異步時序邏輯電路的分析方法與同步時序邏輯電路大致相同。分析過程中同樣采用狀態(tài)

6、表、狀態(tài)圖、時間圖等作為工具。 注意兩點：注意兩點： 當存儲元件采用時鐘控制觸發(fā)器時，對觸發(fā)器的時鐘控制 端應作為激勵函數處理。 僅當時鐘端有脈沖作用時，才根據觸發(fā)器的輸入確定狀態(tài)轉 移方向，否則，觸發(fā)器狀態(tài)不變。 根據對輸入的約束，分析時可以排除兩個或兩個以上輸入 端同時出現(xiàn)脈沖以及輸入端無脈沖出現(xiàn)情況，從而使圖、表簡化。第六章第六章 異步時序邏輯電路異步時序邏輯電路8 第六章第六章 異步時序邏輯電路異步時序邏輯電路(4) 用文字描述電路的邏輯功能（必要時畫出時間圖）。用文字描述電路的邏輯功能（必要時畫出時間圖）。2. 分析步驟分析步驟 分析步驟如下： (1) 寫出電路的輸出函數和激勵函數表

7、達式；寫出電路的輸出函數和激勵函數表達式； (2) 列出電路次態(tài)真值表或次態(tài)方程組；列出電路次態(tài)真值表或次態(tài)方程組； (3) 作出狀態(tài)表和狀態(tài)圖；作出狀態(tài)表和狀態(tài)圖；9 第六章第六章 異步時序邏輯電路異步時序邏輯電路二二. 分析舉例分析舉例 例例1分析下圖所示脈沖異步時序邏輯電路，指出該電路功能。&10 第六章第六章 異步時序邏輯電路異步時序邏輯電路 寫出輸出函數和激勵函數表達式寫出輸出函數和激勵函數表達式 Z = xy2y1 J2 = K2 =1；C2 = y1 J1 = K1 =1；C1 = x 解解:該電路由兩個J-K 觸發(fā)器和一個與門組成， 有一個輸入端x和一個輸 出端Z，輸出

8、是輸入和狀 態(tài)的函數，屬于Mealy型 脈沖異步時序電路。&11 第六章第六章 異步時序邏輯電路異步時序邏輯電路 列出電路次態(tài)真值表列出電路次態(tài)真值表 J-K觸發(fā)器的狀態(tài)轉移發(fā)生在時鐘端脈沖負跳變的瞬間，為了強調在觸發(fā)器時鐘端 C1、C2何時有負跳變產生，在次態(tài)真值表中用“”表示下跳。僅當時鐘端有“” 出現(xiàn)時，相應觸發(fā)器狀態(tài)才能發(fā)生變化，否則狀態(tài)不變。根據激勵函數（J2 = K2 =1 ；C2 = y1 ；J1 = K1 =1；C1 = x） 和JK觸發(fā)器功能表，可列出該電路的次態(tài)真值表如下表所示。J KQ(n+1)0 0 0 1 1 0 1 1Q 0 1Q12 第六章第六章 異步時序

9、邏輯電路異步時序邏輯電路作出狀態(tài)表和狀態(tài)圖作出狀態(tài)表和狀態(tài)圖 根據次態(tài)真值表和輸出函數表達式（Z = xy2y1），可作出該電路的狀態(tài)表和狀態(tài)圖如下。現(xiàn)態(tài)現(xiàn)態(tài)y2 y1次態(tài)次態(tài)y2(n+1)y1(n+1) / 輸出輸出Zx = 10 001/0 0 110/0 1 011/0 1 100/1000110110/00/00/00/01/01/01/01/1x/Z13 第六章第六章 異步時序邏輯電路異步時序邏輯電路畫出時間圖并說明電路邏輯功能。畫出時間圖并說明電路邏輯功能。 為了進一步描述該電路在輸入脈沖作用下的狀態(tài)和輸出變化過程，可根據狀態(tài)表或狀態(tài)圖畫出該電路的時間圖如下圖所示。 由狀態(tài)圖和時間

10、圖可知，該電路是一個由狀態(tài)圖和時間圖可知，該電路是一個模模4加加1計數器，計數器， 當收到第四個輸入脈沖時，電路產生一個進位輸出脈沖。當收到第四個輸入脈沖時，電路產生一個進位輸出脈沖。xy1y2Z14 第六章第六章 異步時序邏輯電路異步時序邏輯電路例例2分析下圖所示脈沖異步時序邏輯電路。分析下圖所示脈沖異步時序邏輯電路。 15 第六章第六章 異步時序邏輯電路異步時序邏輯電路解：解：該電路的存儲 電路部分由兩個與非門 構成的基本R-S觸發(fā)器 組成。電路有三個輸入 端 x1、x2和x3，一個輸 出端Z，輸出Z是狀態(tài)變 量的函數，屬于Moore 型脈沖異步時序電路。 1221122311121232

11、1212S ; S ; yyxyxyxxRxyxxRyyyyZ寫出輸出函數和寫出輸出函數和 激勵函數表達式激勵函數表達式16 第六章第六章 異步時序邏輯電路異步時序邏輯電路列出電路次態(tài)真值表列出電路次態(tài)真值表 根據激勵函數表達式和R-S觸發(fā)器的功能表，可列出次態(tài)真值表如下。10000100 1 10 10001100 1 10 10010100 1 10 10011100 1 10 01000111 1 00 01001010 1 00 01010111 0 11 01011010 1 00 00100010 1 00 00101010 1 00 00110011 1 00 00111011

12、1 01 輸輸 入入 x1 x2x3現(xiàn)現(xiàn) 態(tài)態(tài) y2y1激勵函數激勵函數次次 態(tài)態(tài)R2S2R1S1y2(n+1) y1(n+1)12211223111212321212S S yyxyxyxxRxyxxRyyyyZR SQ(n+1)0 0 d0 1 01 0 11 1 Q17 第六章第六章 異步時序邏輯電路異步時序邏輯電路作出狀態(tài)表和狀態(tài)圖作出狀態(tài)表和狀態(tài)圖根據次態(tài)真值表和電路輸出函數表達式，可作出該電路的狀態(tài)表如下表所示，狀態(tài)圖如下圖所示。 001000000 011000001 101011000 111000010現(xiàn)現(xiàn) 態(tài)態(tài)次態(tài)次態(tài)y2(n+1)y1(n+1)輸輸 入入y2 y1x1 x

13、2 x3Zx1x3x1x1x2x3x2,x3x1x2x2,x300/010/011/001/118 第六章第六章 異步時序邏輯電路異步時序邏輯電路 畫出時間圖并說明電路功能畫出時間圖并說明電路功能假定輸入端x1、x2、x3出現(xiàn)脈沖的順序依次為“x1x2x1 x3 x1x2x3x1x3x2”，根據狀態(tài)表或狀態(tài)圖可作出 時間圖如圖所示。x1x2x3y2y1Z圖中，假定電路狀態(tài)轉換發(fā)生在輸入脈沖作用結束時，因此，轉換時刻與脈沖后沿對齊。 由狀態(tài)圖和時間圖可知，該電路當3個輸入端按x1、x2、x3的 順序依次出現(xiàn)脈沖時，產生一個“1”輸出信號，其他情況下輸出 為“0”。因此，該電路是一個該電路是一個

14、“x1x2x3” 序列檢測器。序列檢測器。19 第六章第六章 異步時序邏輯電路異步時序邏輯電路一一. 方法與步驟方法與步驟 方法方法: 脈沖異步時序邏輯電路設計的方法與同步時序 邏輯電路設計大致相同，主要應注意兩個問題。由于不允許兩個或兩個以上輸入端同時為1（用1表示 有脈沖出現(xiàn)），設計時可以作如下處理： 當有多個輸入信號時，只需考慮多個輸入信號中僅一 個為1的情況； 在確定激勵函數和輸出函數時，可將兩個或兩個以上 輸入同時為1的情況作為無關條件處理。 當存儲電路采用帶時鐘控制端的觸發(fā)器時，觸發(fā)器的 時鐘端應作為激勵函數處理。設計時通過對觸發(fā)器的時鐘端 和輸入端綜合處理，有利于函數簡化。 6.

15、1.3 脈沖異步時序邏輯電路的設計脈沖異步時序邏輯電路的設計 20 設計脈沖異步時序邏 輯電路時，對于4種常用時 鐘控制觸發(fā)器，可采用如 右所示的激勵表。 00 01 10 11d00d11100dd1Q Q(n+1)CP D00 01 10 11d00d11110dd0Q Q(n+1)CP T00 01 10 11dd00dd1011100 d dd 0 dQ Q(n+1)CP R S00 01 10 11d 0 d0 d d1 1 d1 d 10 d dd d 0Q Q(n+1)CP J K從表中可知，當觸發(fā) 器狀態(tài)保持不變時,有兩 種不同的處理方法： 可以令CP為d，輸入 端取相應值；也

16、可以令CP 為0，輸入端取任意值。 例如，當要使D觸發(fā)器 維持0不變時，可令CP為d， D為0；也可令CP為0,D為d。 第六章第六章 異步時序邏輯電路異步時序邏輯電路21 第六章第六章 異步時序邏輯電路異步時序邏輯電路步驟步驟 設計過程與同步時序電路相同，具體如下： 形成原始狀態(tài)圖 狀態(tài)化簡 狀態(tài)編碼 畫邏輯電路圖 確定激勵函數 和輸出函數22 第六章第六章 異步時序邏輯電路異步時序邏輯電路二二. 舉例舉例 例例1 用T觸發(fā)器作為存儲元件，設計一個異步模8加1計數 器，電路對輸入端x出現(xiàn)的脈沖進行計數，當收到第八個脈沖 時，輸出端Z產生一個進位輸出脈沖。 解解:由題意可知，該電路模型為Mea

17、ly型。由于狀態(tài)數目 和狀態(tài)轉換關系非常清楚，可直接作出二進制狀態(tài)圖和狀態(tài)表。 作出狀態(tài)圖和狀態(tài)表作出狀態(tài)圖和狀態(tài)表 設電路初始狀態(tài)為“000”，狀態(tài)變量用y2、y1、y0表示， 可作出二進制狀態(tài)圖如下。x/z1011/01/023 第六章第六章 異步時序邏輯電路異步時序邏輯電路相應二進制狀態(tài)表為000001/0 001010/0 010011/0 011100/0 100101/0 101110/0 110111/0 111000/1現(xiàn)態(tài)次態(tài)y2(n+1)y1(n+1)y0(n+1) /輸出Zy2 y1 y0 x = 124 第六章第六章 異步時序邏輯電路異步時序邏輯電路確定激勵函數和輸出函

18、數確定激勵函數和輸出函數 假定狀態(tài)不變時，令相應觸發(fā)器的時鐘端為0，輸入端T任意；而狀態(tài)需要改變時，令相應觸發(fā)器的時鐘端為1(有脈沖出現(xiàn))，T端為1。根據狀態(tài)表，可得到x為1時的激勵函數和輸出函數真值表如下。 y2 y1 y00 d 0 d 1 1 0 0 d 1 1 1 1 0 0 d 0 d 1 1 0 1 1 1 1 1 1 0 0 d 0 d 1 1 0 0 d 1 1 1 1 0 0 d 0 d 1 1 0 1 1 1 1 1 1 1輸入脈沖x現(xiàn) 態(tài)激勵函數輸 出C2 T2 C1 T1 C0 T0Z1 1 1 1 1 1 1 10 0 0 0 0 1 0 1 0 0 1 1 1 0

19、0 1 0 1 1 1 0 1 1 1次 態(tài)y2(n+1)y1(n+1) y0(n+1)001 010 011 100 101 110 111 00025 第六章第六章 異步時序邏輯電路異步時序邏輯電路根據激勵函數和輸出函數真值表，并考慮到x為0時(無脈沖輸入, 電路狀態(tài)不變) ，可令各觸發(fā)器時鐘端為0，輸入端 T隨意?？傻玫胶喕蟮募詈瘮岛洼敵龊瘮当磉_式如下： C2 = xy1y0；T2 = 1 C1 = xy0；T1 = 1 C0 = x；T0 = 1 Z = xy2y1y026 第六章第六章 異步時序邏輯電路異步時序邏輯電路畫出邏輯電路圖畫出邏輯電路圖 根據激勵函數和輸出函數表達式，可

20、畫出實現(xiàn)給定要求的邏輯電路如下圖所示。27 第六章第六章 異步時序邏輯電路異步時序邏輯電路例例2 用D觸發(fā)器作為存儲元件，設計一個“x1x2x2”序列檢測器。該電路有兩個輸入x1和x2，一個輸出Z。僅當x1輸入一個脈沖后，x2連續(xù)輸入兩個脈沖時，輸出端Z由0變?yōu)?，該1信號一直維持到輸入端x1或x2再出現(xiàn)脈沖時才由1變?yōu)?。 典型輸入、輸出時間圖如下圖所示。 x1x2Z 28 第六章第六章 異步時序邏輯電路異步時序邏輯電路解解:由題意可知，該序列檢測器為Moore型脈沖異步時序電路。 (1)作出原始狀態(tài)圖和原始狀態(tài)表作出原始狀態(tài)圖和原始狀態(tài)表 設初始狀態(tài)為A，并假定用x1表示x1端有脈沖輸入，

21、x2表示x2端有脈沖輸入。根據題意可作出原始狀態(tài)圖和原始狀態(tài)表如下。ABA0 BBC0 CBD0 DBA1現(xiàn)現(xiàn) 態(tài)態(tài)次次 態(tài)態(tài)輸輸 出出x1 x2A/0B/0C/0D/1x2x2x2x1x1x1x2x129 第六章第六章 異步時序邏輯電路異步時序邏輯電路( 2)狀態(tài)化簡狀態(tài)化簡 用觀察法檢查原始狀態(tài)表，可知該狀態(tài)表中的狀態(tài)均不等效，即已為最簡狀態(tài)表。具體如下：ABACADBCCDABA0 BBC0 CBD0 DBA1現(xiàn)現(xiàn) 態(tài)態(tài)次次 態(tài)態(tài)輸輸 出出x1 x230 第六章第六章 異步時序邏輯電路異步時序邏輯電路(3)狀態(tài)編碼狀態(tài)編碼 最簡狀態(tài)表中有4個狀態(tài)，故用兩位二進制代碼表示。設狀態(tài)變量為y2

22、、y1，根據相鄰編碼法，可采用左下表所示編碼方案。二進制狀態(tài)表如右下表所示。 0010000 0110110 1010010 1110001現(xiàn)現(xiàn) 態(tài)態(tài)次態(tài)次態(tài)y2(n+1)y1(n+1)輸輸 入入y2y1Zx1=1x2=1A B C D00 10 01 11狀狀 態(tài)態(tài)編編 碼碼 y2y1ABA0 BBC0 CBD0 DBA1現(xiàn)現(xiàn) 態(tài)態(tài)次次 態(tài)態(tài)輸輸 出出x1x231 第六章第六章 異步時序邏輯電路異步時序邏輯電路(4)確定輸出函數和激勵函數確定輸出函數和激勵函數 假定次態(tài)與現(xiàn)態(tài)相同時，令時鐘端取值為0，D端取值隨意;次態(tài)與現(xiàn)態(tài)不同時，令D端取值與次態(tài)相同，時鐘端取值 為1(有脈沖出現(xiàn))。根據二

23、進制狀態(tài)表，可得到激勵函數和輸出函數真值表 如下表所示。 0 0 0 1 0 d 0 d 1 1 0 d 1 0 1 1 1 0 1 0 0 0 1 1 0 1 0 0 0 0 0 1 1 0 1 1 1 0 0 0 0 1 1 1 0 d 1 1 1 0 0 d 0 d 0 d 1 0 1 0 1 0 1 0 1 0 0 0 0 1 1 0 1 1 0 1輸入 Z激勵函數 C2 D2 C1D1次 態(tài) 現(xiàn) 態(tài) y2 y1輸 入 x2 x11)(n11)(n2yy32 第六章第六章 異步時序邏輯電路異步時序邏輯電路令輸入端無脈沖出現(xiàn)時，各觸發(fā)器時鐘端為0，輸入端取任意值“d”，并將兩個輸入端同時

24、為1(不允許)作為無關條件 處理，可得到激勵函數和輸出函數卡諾圖如下圖所示。 33 第六章第六章 異步時序邏輯電路異步時序邏輯電路用卡諾圖化簡后的激勵函數和輸出函數如下：1211 2211122 2212212yyZ yD yxyxC yDyxyxyxC 畫出邏輯電路圖畫出邏輯電路圖 根據激勵函數和輸出 函數表達式，可畫出該序 列檢測器的邏輯電路圖如 右圖所示。 34 6.2.1 概述概述 前面所述 脈沖異步時序電路和同步時序電路有兩個共同的特點： 電路狀態(tài)的轉換是在脈沖作用下實現(xiàn)的；電路狀態(tài)的轉換是在脈沖作用下實現(xiàn)的； 電路對過去輸入信號的記憶由觸發(fā)器的狀態(tài)體現(xiàn)。電路對過去輸入信號的記憶由觸

25、發(fā)器的狀態(tài)體現(xiàn)。 在同步時序電路中，電路的狀態(tài)轉換受統(tǒng)一的時鐘脈沖控制；脈沖異步時序電路中沒有統(tǒng)一的時鐘脈沖，因此，規(guī)定輸入信號為脈沖信號，即控制電路狀態(tài)轉換的脈沖由電路輸入端直接提供。第六章第六章 異步時序邏輯電路異步時序邏輯電路6.2電電 平平 異異 步步 時時 序序 邏邏 輯輯 電電 路路35 事實上，對上述特點可進一步理解如下： 脈沖信號只不過是電平信號的一種特殊形式。所謂電平信號是指信號的“0”值和 “1”值的持續(xù)時間是隨意的，它以電位的變化作為信號的變化。 如:而脈沖信號的“1”值僅僅維持一個固定的短暫時刻，它以脈沖信號的有、無標志信號的變化。 如:第六章第六章 異步時序邏輯電路異

26、步時序邏輯電路顯然，電平信號在短時間內的兩次變化便形成了脈沖。36 電路中的觸發(fā)器，不管是哪種類型，都是由邏輯門加反饋回路構成的。 將上述兩個特點一般化，便可得到時序邏輯電路中更具一般性的另一類電路電平異步時序邏輯電路。電平異步時序邏輯電路。電平異步時序邏輯電路的記憶功能是由反饋回路中的延電平異步時序邏輯電路的記憶功能是由反饋回路中的延遲元件實現(xiàn)的。遲元件實現(xiàn)的。 注意：延時加反饋可以實現(xiàn)記憶功能！如注意：延時加反饋可以實現(xiàn)記憶功能！如:第六章第六章 異步時序邏輯電路異步時序邏輯電路電路中一般不用專門插入延遲元件，而是利用電路本身固有的分布延遲在反饋回路中的“集總”。 X(t)Y(t+t) t

27、Y(t+t) = X(t),說明什嗎？有瞬間記憶功能！t XYX與Y關系如何？37 一一. 電平異步時序邏輯電路的結構特點電平異步時序邏輯電路的結構特點 結構框圖結構框圖 一般結構模型如下圖所示。 圖中： x1， xn：外部輸入信號； Z1，Zm：外部輸出信號； Y1，Yr：激勵狀態(tài)； y1，yr：二次狀態(tài)； t1，tr：反饋回路中 的時間延遲。第六章第六章 異步時序邏輯電路異步時序邏輯電路38 組成組成 電平異步時序邏輯電路可由邏輯門加反電平異步時序邏輯電路可由邏輯門加反 饋組成。饋組成。 第六章第六章 異步時序邏輯電路異步時序邏輯電路邏輯方程邏輯方程 電路可用以下邏輯方程組描述： Zi =

28、 fi(x1,xn,y1,yr) i=1,m Yj = gj(x1,xn,y1,yr)j=1,r yj(t+tj) = Yj(t) 例如：用“或非”門構成的R-S觸發(fā)器。39 電平異步時序邏輯電路的特點電平異步時序邏輯電路的特點 電平異步時序電路具有如下特點： 第六章第六章 異步時序邏輯電路異步時序邏輯電路電路輸出和狀態(tài)的改變是由輸入信號電位的變化直接引起的，工作速度較高；電路的二次狀態(tài)和激勵 狀態(tài)僅僅相差一個時間延遲。 即二次狀態(tài)y是激勵狀態(tài)Y經過 延遲t后的“重現(xiàn)”。穩(wěn)定狀 態(tài)下，激勵狀態(tài)與二次狀態(tài)相 同，即 y = Y。40 輸入信號的一次變化可能引起二次狀態(tài)的多次變化。 在穩(wěn)定狀態(tài)下輸

29、入信號發(fā)生變化后,若新的激勵狀態(tài)Y的 值與二次狀態(tài)y的值不同,則變化后的Y經過t的延遲后形成 新的二次狀態(tài)y反饋到組合電路輸入端,新的二次狀態(tài)y又會 引起輸出Z和激勵狀態(tài)Y的變化,該過程將一直進行到激勵狀 態(tài)Y等于二次狀態(tài)y，使電路進入一個新的穩(wěn)定狀態(tài)為止。電路在狀態(tài)轉換過程中存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)。 穩(wěn)穩(wěn) 定定 狀狀 態(tài)：態(tài)：Y=y 非穩(wěn)定狀態(tài)非穩(wěn)定狀態(tài) ：Yy第六章第六章 異步時序邏輯電路異步時序邏輯電路41 輸入信號的約束輸入信號的約束 (1)不允許兩個或兩個以上輸入信號同時發(fā)生變化。 因為客觀上不可能有準確的“同時”，而微小的時差都可能使最終到達的狀態(tài)不確定。(2)輸入信號變化引起的

30、電路響應必須完全結束后,才允 許輸入信號再次變化。換句話說，必須使電路進入穩(wěn)定狀態(tài) 后，才允許輸入信號發(fā)生變化。 以上兩條是使電平異步時序電路能可靠工作的基本條件， 通常將滿足上述條件的工作方式稱為基本工作方式，并將按 基本工作方式工作的電平異步時序邏輯電路稱為基本型電路?；拘碗娐?。 第六章第六章 異步時序邏輯電路異步時序邏輯電路0001 10 11 （不允許）例如，42 二二 . 電平異步時序邏輯電路的描述電平異步時序邏輯電路的描述 2. 流程表流程表 流程表：流程表：是一種以卡洛圖的格式反映電路輸出信號、激勵狀態(tài)與電路輸入信號、二次狀態(tài)之間關系的一種表格。第六章第六章 異步時序邏輯電路異

31、步時序邏輯電路1用邏輯方程描述用邏輯方程描述 電路可用以下邏輯方程組描述： Zi = fi(x1,xn,y1,yr)i=1,m Yj = gj(x1,xn,y1,yr)j=1,r yj(t+tj) = Yj(t) 43 第六章第六章 異步時序邏輯電路異步時序邏輯電路流程表的一般格式如下表所示。構造流程表應注意兩點：構造流程表應注意兩點： 將表中與二次狀態(tài)相同的激勵狀態(tài)加上圓圈，以表示電路處于穩(wěn)態(tài)，否則處于非穩(wěn)態(tài)。 將一位輸入的各種取值按代碼相鄰的關系排列(與卡諾圖相同)，以表示輸入信號只能在相鄰位置上發(fā)生變化。 44 例如，用或非門構成的基本R-S觸發(fā)器是一個最簡單的電平異步時序邏輯電路。該電

32、路的狀態(tài)即輸出，屬于Moore型電平異步時序邏輯電路的特例。其激勵方程為yRSY根據激勵方程和約束條件RS = 0，可作出相應流程表如下表所示。第六章第六章 異步時序邏輯電路異步時序邏輯電路45 第六章第六章 異步時序邏輯電路異步時序邏輯電路流程表能詳細反映電路的工作過程及工作特點！流程表能詳細反映電路的工作過程及工作特點！例如：例如：/1x2x1=11 011110 01x2x1=10 x2x1=01x2x1=00 激勵狀態(tài)Y2Y1/輸出Z二次狀態(tài) y2y10011/0 00 11 10/010/010/000/1/0/001/110/011/010/011/011/011/011/0注意：

33、流程表并不能清晰地反映電路的邏輯功能！注意：流程表并不能清晰地反映電路的邏輯功能！ 46 3. 總態(tài)圖總態(tài)圖 電平異步時序邏輯電路在輸入信號作用下存在穩(wěn)態(tài)和非穩(wěn)態(tài)，而且在同一輸入信號作用下，可能有一個穩(wěn)態(tài)也可能有多個穩(wěn)態(tài)，為了對電路的工作狀態(tài)和邏輯功能作出確切的說明，除了流程表和常用的時間圖外，引入了總態(tài)和總態(tài)圖的概念。 總態(tài)：指電路輸入和二次狀態(tài)的組合，記作總態(tài)：指電路輸入和二次狀態(tài)的組合，記作(x,y)。 在流程表中，代表某個二次狀態(tài)的一行和代表某種輸入取值的一列的交叉點對應一個總態(tài)?？倯B(tài)圖：反映穩(wěn)定總態(tài)之間轉移關系及相應輸出的一種總態(tài)圖：反映穩(wěn)定總態(tài)之間轉移關系及相應輸出的一種有向圖。有

34、向圖。第六章第六章 異步時序邏輯電路異步時序邏輯電路47 一個電平異步時序邏輯電路的邏輯功能，是由該電路在輸入作用下各穩(wěn)定總態(tài)之間的轉移關系以及各時刻的輸出來體現(xiàn)的?？倯B(tài)圖能夠清晰地描述一個電路的邏輯功能。例如，R-S觸發(fā)器的流程表所對應的總態(tài)圖如下圖所示。 (00,0)/0(00,0)/0(01,1)/1 (01,1)/1 (10,0)/0(10,0)/0(00,1)/1(00,1)/1 第六章第六章 異步時序邏輯電路異步時序邏輯電路48 6.2.2 6.2.2 電平異步時序邏輯電路的分析電平異步時序邏輯電路的分析第六章第六章 異步時序邏輯電路異步時序邏輯電路(1)根據邏輯電路圖寫出輸出函數

35、和激勵函數表達式； (2)作出流程表； (3)作出總態(tài)圖或時間圖； (4)說明電路邏輯功能 。一一. . 一般步驟一般步驟 電平異步時序邏輯電路的分析一般步驟如下： 49 二二. .舉例舉例例例1 1分析下圖所示電平異步時序邏輯電路。 第六章第六章 異步時序邏輯電路異步時序邏輯電路解解: :該電路有兩個外部輸入x1、x2；兩條反饋回路，對應的激勵狀態(tài)為Y1、Y2,二次狀態(tài)為y1、y2；一個外部輸出Z。輸出僅僅是狀態(tài)的函數，屬于Moore模型。 50 (1) (1) 寫出輸出函數和激勵函數表達式寫出輸出函數和激勵函數表達式1121112212212xyxY yxxyxxYyyZ第六章第六章 異步

36、時序邏輯電路異步時序邏輯電路根據邏輯電路圖可寫出輸出函數和激勵函數表達式如下。51 (2)(2)作出流程表作出流程表 根據激勵函數和輸出函數表達式，可作出流程表如下表所示。第六章第六章 異步時序邏輯電路異步時序邏輯電路1121112212212xyxY yxxyxxYyyZ52 (3)(3)作出總態(tài)圖作出總態(tài)圖 根據流程表上穩(wěn)定總態(tài)之間的關系，可作出下圖所示總態(tài)圖。 第六章第六章 異步時序邏輯電路異步時序邏輯電路當電路收到輸入序列“0000101011”11”時 ，才產生一個高電平輸出信號，其他情況下均輸出低電平。(01,01)/0 (11,01)/0 (01,01)/0 (11,01)/0

37、( (0000,00)/0 (10,01)/0 ,00)/0 (10,01)/0 ( (1010,10)/0 (,10)/0 (1111,11)/,11)/1 153 54 根據以上總態(tài)和輸出響應序列可作出時間圖如下圖所示。 (4)(4)說明電路功能說明電路功能 從總態(tài)圖和時間圖可以看出，僅當電路收到輸入序列“00 1011”時 ，才產生一個高電平輸出信號，其他情況下均輸 出低電平。因此，該電路是一個該電路是一個“0000101011”11”序列檢測器。序列檢測器。 第六章第六章 異步時序邏輯電路異步時序邏輯電路55 第六章第六章 異步時序邏輯電路異步時序邏輯電路例例2 2分析右下圖所示電平異

38、步時序邏輯電路,根據給定輸入波形作出時間圖，說明電路功能。 解：解：該電路有兩個輸入x1和x2，沒有單獨的輸出函數，y2和y1即輸出，其延時反饋結構形式如右上圖所示。 給定輸入序列x2 x1：0001111011010056 第六章第六章 異步時序邏輯電路異步時序邏輯電路1. 寫出輸出函數表達式1212111221yyyxxxyyxY122111222212yyxxxyyxyxxY 2. 作出流程表 根據激勵函數表達式，可作出該電路的流程表如右表所示。 11x2x1=11 激勵狀態(tài)Y2Y1 01011110 01x2x1=10 x2x1=01x2x1=00二次狀態(tài) y2y111101011 0

39、0 11 1011111010 01111157 11x2x1=11 激勵狀態(tài)Y2Y1 01011110 01x2x1=10 x2x1=01x2x1=00二次狀態(tài) y2y111101011 00 11 1011111010 011111第六章第六章 異步時序邏輯電路異步時序邏輯電路3.作出時間圖 題中給定輸入波形對應的輸入序列為00011110110100，根據流程表可列出總態(tài)響應序列為 時刻t： t0 t1 t2 t3t4t5t6 輸入x2x1：00011110110100 總態(tài)： ( 00，11)( 01，11)( 11，01)( 10，01)(11，11)( 01，10)( 00，10)

40、 ( 01，01)(10，11)(11，10)( 00，11)58 第六章第六章 異步時序邏輯電路異步時序邏輯電路總態(tài)響應序列： 時刻t：t0t1t2t3t4t5t6 輸入x2x1：00011110110100 總態(tài)： ( 00，11)( 01，11)( 11，01)( 10，01)(11，11)( 01，10)( 00，10） ( 01，01) (10，11)(11，10) ( 00，11) 根據總態(tài)響應序列，可作出電路工作時間圖如下：59 第六章第六章 異步時序邏輯電路異步時序邏輯電路4. 功能說明由時間圖可以看出，該電路可作為D觸發(fā)器的維持阻塞電路。圖中， x1為時鐘脈沖端，x2為數據輸

41、入端。當x1端的正脈沖上跳時，若x2為0,則 將該正脈沖反相后從y2輸出（將觸發(fā)器置0）；若x2為1，則將該正脈沖反 相后從y1輸出（將觸發(fā)器置1）。在x1端出現(xiàn)正脈沖期間，x2的變化不影響 y2和y1的負脈沖輸出。60 第六章第六章 異步時序邏輯電路異步時序邏輯電路該電路的功能還可用下圖所示總態(tài)圖描述。從總態(tài)圖可以 看出，當x1為0（即時鐘端無脈沖出現(xiàn)）時，y2y1為11。當x1由 0變?yōu)?時，若x2為0，則y2y1為01；若x2為1，則y2y1為10。當x1 為1（時鐘脈沖期間）時， x2的變化不影響電路狀態(tài)的變化?？倯B(tài)（ x2 x1 ， y2y1 ）61 第六章第六章 異步時序邏輯電路異

42、步時序邏輯電路集成維持阻塞D觸發(fā)器的邏輯電路如右下圖所示。62 6.2.3 6.2.3 電平異步時序邏輯電路反饋回路間的競爭電平異步時序邏輯電路反饋回路間的競爭前面對電路進行分析時，是在假定各回路之間延遲時間相同的情況下對電路的工作過程進行分析的。事實上，各反饋回路的延遲時間往往各不相同。當電路中存在多條反饋回路，而各回路之間的延時又互不相同時，則可能由于輸入信號的變化在反饋回路之間引起競爭。 競爭：競爭：是指當輸入信號變化引起電路中兩個或兩個以上狀態(tài)變量發(fā)生變化時，由于各反饋回路延遲時間的不同，使狀態(tài)的變化有先有后而導致不同狀態(tài)響應過程的現(xiàn)象。 一一. .競爭現(xiàn)象競爭現(xiàn)象 第六章第六章 異步

43、時序邏輯電路異步時序邏輯電路63 根據競爭對電路狀態(tài)轉移產生的影響，可將競爭分為 非臨界競爭和臨界競爭兩種類型。 非臨界競爭非臨界競爭：若競爭的結果最終能到達預定的穩(wěn)態(tài)，則：若競爭的結果最終能到達預定的穩(wěn)態(tài)，則稱為非臨界競爭。稱為非臨界競爭。 臨界競爭臨界競爭：若競爭的結果可能使電路到達不同的穩(wěn)態(tài)，：若競爭的結果可能使電路到達不同的穩(wěn)態(tài)，即狀態(tài)轉移不可預測，則稱為臨界競爭。即狀態(tài)轉移不可預測，則稱為臨界競爭。 第六章第六章 異步時序邏輯電路異步時序邏輯電路1.1.競爭的兩種類型競爭的兩種類型64 例如,右圖所示某電平異步時序電路的流程表如下。當電路處在穩(wěn)定總態(tài)（00，00）和（10，11），輸

44、入發(fā)生變化時，電路狀態(tài)響應過程將如何呢？第六章第六章 異步時序邏輯電路異步時序邏輯電路x2x1=11 010101111010 01x2x1=10 x2x1=01x2x1=00 激勵狀態(tài)Y2Y1/輸出Z二次狀態(tài) y2y100/000/001/011/0 00 11 10/0/0/000/000/000/010/000/000/0/0/0/0 2. 2.實例分析實例分析65 第六章第六章 異步時序邏輯電路異步時序邏輯電路從表可以看出，當電路處于穩(wěn)定總態(tài)(00,00),輸入x2x1由0010時，引起激勵狀態(tài)Y2Y1從0011；當電路處于穩(wěn)定總態(tài)(10，11)、輸入x2x1由1000時，激勵狀態(tài)Y2

45、Y1從1100。即兩個狀態(tài)變量均發(fā)生變化，所以，當電路中兩條反饋回路的延遲時間t1和t2不相等時，電路中將產生競爭。66 結論： t2=t1：到達預定的穩(wěn)定總態(tài)(10，11)。 t2t1：電路到達了一個非期望的穩(wěn)定總態(tài)(10，01)。 本次競爭為臨界競爭！本次競爭為臨界競爭！第六章第六章 異步時序邏輯電路異步時序邏輯電路(1)當電路處于穩(wěn)定總態(tài)(00，00)、輸入x2x1由0010時，其狀態(tài)響應過程如下。 67 結論如下：結論如下： t2=t1：到達預定的穩(wěn)定總態(tài)(00，00)。 t2t1：到達預定的穩(wěn)定總態(tài)(00，0 0)。 本次競爭屬于非臨界競爭！本次競爭屬于非臨界競爭！ (2)(2)當電

46、路處于穩(wěn)定總態(tài)當電路處于穩(wěn)定總態(tài)(10(10，11)11)、輸入、輸入x x2 2x x1 1由由10001000時，時，其狀態(tài)響應過程如下。其狀態(tài)響應過程如下。 第六章第六章 異步時序邏輯電路異步時序邏輯電路68 用流程表檢查電路競爭的一般法則：用流程表檢查電路競爭的一般法則： 當從某一穩(wěn)態(tài)出發(fā)，輸入信號發(fā)生允許變化、引起兩個或兩個以上激勵狀態(tài)同時發(fā)生變化時，由于反饋回路之間延遲時間的不同會使電路產生競爭。 若輸入信號變化所到達的列只有一個穩(wěn)態(tài)，則該競爭屬于非臨界競爭；若輸入信號變化所到達的列有兩個或兩個以上穩(wěn)態(tài)，則該競爭屬于臨界競爭。 非臨界競爭的存在不會影響電路的正確工作，但臨界競爭的存

47、在卻將導致電路狀態(tài)轉換的不可預測。為了確保電平異步時序電路能可靠地實現(xiàn)預定功能，電路設計時必須避免發(fā)生臨界競爭！ 第六章第六章 異步時序邏輯電路異步時序邏輯電路69 第六章第六章 異步時序邏輯電路異步時序邏輯電路6.3.1電平異步時序邏輯電路設計的一般步驟和方法電平異步時序邏輯電路設計的一般步驟和方法 6. 3 電平異步時序邏輯電路的設計電平異步時序邏輯電路的設計電平異步時序電路設計的一般步驟如下： 1. 根據設計要求，建立原始流程表；根據設計要求，建立原始流程表； 2. 化簡原始流程表，得到最簡流程表；化簡原始流程表，得到最簡流程表； 3. 狀態(tài)編碼，得到二進制流程表；狀態(tài)編碼，得到二進制流

48、程表； 4. 確定激勵狀態(tài)和輸出函數表達式；確定激勵狀態(tài)和輸出函數表達式； 5. 畫出邏輯電路圖。畫出邏輯電路圖。 70 第六章第六章 異步時序邏輯電路異步時序邏輯電路一一. 建立原始流程表建立原始流程表 原始流程表是對設計要求的一種最原始的抽象。建立原始流程表時通常借助時間圖或原始總態(tài)圖。即首先根據題意畫出典型輸入、輸出時間圖或作出原始總態(tài)圖。根據時間圖建立原始流程表的過程如下。 1.畫出典型輸入、輸出時間圖并設立相應狀態(tài)畫出典型輸入、輸出時間圖并設立相應狀態(tài) (1)畫典型輸入、輸出時間圖 畫典型輸入、輸出時間圖時應注意三點：三點： 符合題意，即正確體現(xiàn)設計要求； 滿足電平異步時序電路不允許

49、兩個或兩個以上輸入信同時改變的約束條件； 盡可能反映輸入信號在各種取值下允許發(fā)生的變化。71 第六章第六章 異步時序邏輯電路異步時序邏輯電路(2) 設立相應狀態(tài) 在時間圖上，按輸入信號的變化進行時間劃分，將每次 變化作為一個新的輸入，用不同時刻進行區(qū)分。 由于電平異步時序電路約定對于每次輸入信號變化，必 須保證電路進入穩(wěn)定狀態(tài)后才允許輸入信號再次變化，所以， 應根據題意設立與各時刻輸入、輸出對應的穩(wěn)定狀態(tài)。2. 建立原始流程表建立原始流程表 根據時間圖和所設立的狀態(tài)建立原始流程表，一般分為3步進行。(1) 畫出原始流程表，并填入穩(wěn)定狀態(tài)和相應輸出 由于根據時間圖設立狀態(tài)時，對不同的輸入取值總是

50、設立不同的狀態(tài)進行區(qū)分的，這就使得原始流程表中每一行只有一個穩(wěn)定狀態(tài)。顯然，時間圖上設立了多少個狀態(tài)，原始流程表便有多少行。72 第六章第六章 異步時序邏輯電路異步時序邏輯電路(2)填入非穩(wěn)定狀態(tài)并指定相應的輸出，完善流程表 由于表中每行只有一個穩(wěn)定狀態(tài)，所以，在穩(wěn)態(tài)下輸入信號發(fā)生允許變化時，電路不可能直接進入另一個穩(wěn)態(tài)。 假定每次輸入信號發(fā)生變化時，電路總是經過一個非穩(wěn)定狀態(tài)后進入另一個穩(wěn)定狀態(tài)，根據時間圖中的狀態(tài)轉移關系，可在原始流程表中填入相應的非穩(wěn)定狀態(tài)。注意：注意：當從某一穩(wěn)態(tài)出發(fā)，輸入信號發(fā)生允許變化所引起的狀態(tài)轉移，不能用時間圖中所設立的狀態(tài)來表示時，則應根據題意補充新的狀態(tài)，以

51、便無遺漏地反映設計要求。 73 第六章第六章 異步時序邏輯電路異步時序邏輯電路非穩(wěn)定狀態(tài)下輸出指定的法則為：非穩(wěn)定狀態(tài)下輸出指定的法則為： 若轉換前后兩個穩(wěn)定狀態(tài)的輸出相同，則指定非穩(wěn)定狀 態(tài)下的輸出與穩(wěn)態(tài)下的輸出相同；若轉換前后兩個穩(wěn)定狀態(tài) 的輸出不同，則可指定非穩(wěn)定狀態(tài)下的輸出為任意值“d”。 (思考：為什么？思考：為什么？) (3) 填入無關狀態(tài)和無關輸出 對穩(wěn)態(tài)下輸入不允許到達的列，在相應處填入任意狀態(tài) 和任意輸出，用“d”表示，即作為無關處理。理由：理由：為了使電路經過非穩(wěn)定狀態(tài)時，其輸出不產生尖 脈 沖信號。例如，輸入變化前的輸出為1輸入變化后的輸出為1形成非穩(wěn)態(tài)下的尖脈 沖信號。

52、74 第六章第六章 異步時序邏輯電路異步時序邏輯電路例例某電平異步時序邏輯電路有兩個輸入端x1和x2，一個 輸出端Z。輸出與輸入之間的關系為：若x1x2=00,則Z=0，之后 當x1x2=01或10時，Z=1；若x1x2=11，則Z=1，之后當x1x2=01或 10時，Z=0。作出該電路的原始流程表。解解:借助時間圖形成該電路原始流程表的過程如下。(1)畫出典型輸入、輸出時間圖并設立相應狀態(tài) 根據題意，可畫出該電路典型輸入、輸出時間圖并設立狀態(tài)如下。 75 第六章第六章 異步時序邏輯電路異步時序邏輯電路圖中，共設立了6個不同狀態(tài), 具體如下: t0為起始時刻：在該時刻輸入x1x2 = 00，輸

53、出Z為0，用狀態(tài)表示； t1時刻：x1x2由0010，輸出Z為1，用狀態(tài)表示； t2時刻：x1x2由1000，輸出Z為0，與t 0時刻相同，仍用狀態(tài)表示； t3時刻：x1x2由0001，輸出Z為1，用狀態(tài)表示； t4時刻：x1x2由0111，輸出Z為1，用狀態(tài)表示; t5時刻：x1x2由1110，輸出Z為0，用狀態(tài)表示; t6時刻：x1x2由1011，輸出Z為1，與t4時刻相同，仍用狀態(tài)表示; t7時刻：x1x2由1101，輸出Z為0，用狀態(tài)表示; t8時刻：x1x2由0100，輸出Z為0，與t0時刻相同，用狀態(tài)表示; t9時刻：x1x2由0010，輸出Z為1，與t1時刻相同，用狀態(tài)表示; t

54、10時刻：x1x2由1011，輸出Z為1，用狀態(tài)表示。 76 第六章第六章 異步時序邏輯電路異步時序邏輯電路(2)建立原始流程表建立原始流程表 根據波形圖中設立的狀 態(tài)和填寫原始流程表的步驟， 可構造出該問題的原始流程 表如由表所示。 77 第六章第六章 異步時序邏輯電路異步時序邏輯電路二二. 化簡原始流程表化簡原始流程表 在建立原始流程表時，設計者一般將注意力集中在如何正確、清晰地描述給定的設計要求，并沒有刻意追求如何使用最少的狀態(tài)，因而所得到的流程表往往不是最簡的。 在進行電平異步時序邏輯電路設計時，流程表中的狀態(tài) 數目決定了電路中反饋回路的數目，即狀態(tài)數目的多少與電 路的復雜程度直接相關

55、。為了獲得一種經濟、合理的設計方 案，必須對原始流程表進行化簡，求出最簡流程表。 目的目的-簡化電路結構。簡化電路結構。由于原始流程表中含有不確定的狀態(tài)和輸出，因而原始 流程表的化簡是建立在狀態(tài)相容這一概念基礎之上的。78 第六章第六章 異步時序邏輯電路異步時序邏輯電路1相容行的概念相容行的概念原始流程表中的每一行代表一個穩(wěn)定狀態(tài)，因而相容狀態(tài) 的概念被引申為相容行相容行的概念。相容行：相容行：對于原始流程表中的某兩行，如果每一列給定的 輸出相同，且給定的激勵狀態(tài)相同、交錯、循環(huán)、相容或為各 自本身，則這兩行為相容行。在檢查輸出時，對于一個給定而另一個任意，或者在檢查輸出時，對于一個給定而另一

56、個任意，或者 兩個均任意的情況，作為相同情況處理。兩個均任意的情況，作為相同情況處理。注意：注意：79 (1)穩(wěn)定狀態(tài) 和非穩(wěn)定狀態(tài)i相容； (2)若穩(wěn)定狀態(tài) 和 相容，則穩(wěn)定狀態(tài) 和非穩(wěn)定狀 態(tài)j相容； (3)若穩(wěn)定狀態(tài) 和 相容，則非穩(wěn)定狀態(tài) i和j相容； (4)穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)i均與任意狀態(tài)“d”相容, 任意狀態(tài)“d”與任意狀態(tài)“d”相容。第六章第六章 異步時序邏輯電路異步時序邏輯電路在檢查激勵狀態(tài)時，按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定在檢查激勵狀態(tài)時，按以下原則確定穩(wěn)定狀態(tài)、非穩(wěn)定狀態(tài)和任意狀態(tài)的相容性。狀態(tài)和任意狀態(tài)的相容性。iijiiji80 第六章第六章 異步時序邏輯電路異步時序

57、邏輯電路2.化簡的方法與一般步驟化簡的方法與一般步驟 化簡原始流程表與化簡不完全給定狀態(tài)表的過程類似。注意注意: 對各相容行類中的相容行進行合并時,當輸出存在給定值和任意值“d” 時，合并后取給定值；當激勵狀態(tài)存在穩(wěn)定狀態(tài)和非穩(wěn)定狀態(tài)時，合并時取穩(wěn)定狀態(tài)；當激勵狀態(tài)存在給定狀態(tài)和任意狀態(tài)“d”時，合并時取給定狀態(tài)。 一般步驟如下：一般步驟如下： （1）作隱含表，找出相容行對； （2）作合并圖，求出最大相容行類； （3）從相容行類中選擇一個最小閉覆蓋； （4）狀態(tài)行合并，作出最簡流程表。 81 第六章第六章 異步時序邏輯電路異步時序邏輯電路例例化簡如下原始流程表?；喨缦略剂鞒瘫怼?2 第六章

58、第六章 異步時序邏輯電路異步時序邏輯電路解解根據化簡原始流程表的方法和步驟，化簡過程如下：（1）作隱含表，找相容行）作隱含表，找相容行 原始流程表對應的隱含表如右下圖所示。根據相容行的判斷規(guī)則，可找出相容行對：(1，2)，(1，3)，(2，3)，(2，6)，(3，5)，(4，5) ，(4，6)，(5，6)。 83 第六章第六章 異步時序邏輯電路異步時序邏輯電路(2)作合并圖，求最大相容行類作合并圖，求最大相容行類 根據所得出的相容行對，可作出合并圖如下圖所示。由合并圖可知，最大相容行類為： (1，2，3)，(4，5，6)， (3，5)，(2，6)。(3)選擇一個最小閉覆蓋選擇一個最小閉覆蓋 選

59、擇最大相容行類構成的集合(1，2，3)，(4, 5, 6)， 便可滿足覆蓋、閉合和最小3個條件。所以，該集合即為原始流 程表的最小閉覆蓋。84 第六章第六章 異步時序邏輯電路異步時序邏輯電路令：令：(1，2，3)A， (4，5，6)B，可得到 最簡流程表如下表所示。 (4)作出最簡流程表作出最簡流程表 85 第六章第六章 異步時序邏輯電路異步時序邏輯電路 三三. 狀態(tài)編碼狀態(tài)編碼狀態(tài)編碼的任務：狀態(tài)編碼的任務： (1) 根據化簡后的狀態(tài)數目確定二進制代碼的位數； (2) 選擇一種合適的狀態(tài)分配方案，將每個狀態(tài)用一個 二進制代碼表示。注意：注意：確定分配方案時應考慮的主要問題是如何避免反饋回路之

60、間的臨界競爭，保證電路可靠地實現(xiàn)預定功能。常用的幾種方法常用的幾種方法: 1. 相鄰狀態(tài)，相鄰分配相鄰狀態(tài)，相鄰分配 ：是指穩(wěn)態(tài)下輸入取值作相鄰變化時，需要直接發(fā)生轉換的狀態(tài)。 ：是指分配給相鄰狀態(tài)的代碼為相鄰代碼。 86 第六章第六章 異步時序邏輯電路異步時序邏輯電路通常借助狀態(tài)相鄰圖確定流程表中各狀態(tài)的相鄰關系。 狀態(tài)相鄰圖狀態(tài)相鄰圖:將流程表中的每一個狀態(tài)加圈表示，并從每 一個穩(wěn)態(tài)出發(fā)，找出輸入取值作相鄰變化時的下一個穩(wěn)態(tài),用 有向線段將其連接起來，表示這兩個狀態(tài)為相鄰狀態(tài)。例例對如下流程表進行狀態(tài)編碼，求出二進制流程表。 解解:根據“相鄰狀態(tài)，相鄰分配”的法則，首先根據流 程表作出狀態(tài)相鄰圖。87 第