Protel99SE 電路設(shè)計(jì)實(shí)例

1、2第13章 綜合案例演練內(nèi)容提示：本章結(jié)合實(shí)際案例，對(duì)前面的基礎(chǔ)知識(shí)進(jìn)行綜合演練操作，具體實(shí)例如下。高速A/D、D/A電路設(shè)計(jì)單片機(jī)最小系統(tǒng)板設(shè)計(jì)FPGA系統(tǒng)板設(shè)計(jì)DSP系統(tǒng)板設(shè)計(jì)313.1 高速A/D、D/A電路設(shè)計(jì)A/D作為數(shù)字信號(hào)的入口，采樣編碼的準(zhǔn)確率作為數(shù)字信號(hào)的入口，采樣編碼的準(zhǔn)確率影響著后端處理的有效性。如果影響著后端處理的有效性。如果A/D輸出的噪輸出的噪聲過(guò)大，后端電路無(wú)法依靠算法來(lái)修正時(shí)，數(shù)聲過(guò)大，后端電路無(wú)法依靠算法來(lái)修正時(shí)，數(shù)據(jù)將失去意義。因此設(shè)計(jì)一個(gè)據(jù)將失去意義。因此設(shè)計(jì)一個(gè)A/D電路板時(shí)最電路板時(shí)最重要的是對(duì)干擾的處理，這也是衡量一個(gè)重要的是對(duì)干擾的處理，這也是衡量

2、一個(gè)A/D電路板好壞的標(biāo)準(zhǔn)。電路板好壞的標(biāo)準(zhǔn)。D/A是電路后端的輸出部分，一般是電路中的是電路后端的輸出部分，一般是電路中的最后一部分電路，最后一部分電路，D/A的性能直接決定了輸出的性能直接決定了輸出信號(hào)的性能。因此一個(gè)信號(hào)的性能。因此一個(gè)D/A電路的設(shè)計(jì)對(duì)整個(gè)電路的設(shè)計(jì)對(duì)整個(gè)系統(tǒng)起著至關(guān)重要的作用。系統(tǒng)起著至關(guān)重要的作用。413.1.1 實(shí)例解析下面列出所使用的核心芯片的部分資料，包括下面列出所使用的核心芯片的部分資料，包括AD9057、DAC902和和OPA690。(1)AD9057的主要特點(diǎn)如下：內(nèi)含8位低功耗模數(shù)轉(zhuǎn)換器。具有120MHz模擬信號(hào)帶寬。片內(nèi)帶有2.5V基準(zhǔn)電壓源和跟蹤/

3、保持電路。1V峰-峰值(Vp-p)模擬電壓輸入。采用單一的+5V電源供電。適用+5V或+3V供電的數(shù)字邏輯系統(tǒng)。具有休眠模式，在休眠模式時(shí)的功耗低于10mW。具有40MHz、60MHz、80MHz三個(gè)采樣速率等級(jí)可選。采用20腳貼片式塑料封裝(20-SSOP)形式，工作溫度范圍為-40+85。(2)DAC902的主要特點(diǎn)如下：12比特高速數(shù)模轉(zhuǎn)換器。優(yōu)秀的SFDR性能，在100MSPS速率輸出時(shí)在20MHz可達(dá)到68dBc。低功耗，+5V供電時(shí)功耗為170mW。自適應(yīng)全范圍變化。采用單一的+5V或+3V電源供電。采用28腳貼片式塑料封裝(TSSOP)形式，工作溫度范圍為-40+85。(3)OP

4、A690的主要特點(diǎn)如下：寬帶電壓反饋運(yùn)算放大器。增益帶寬積為500MHz。最小工作電流為5.5mA，最大輸出電流為190mA。輸出電壓范圍是4V。采用單電源+5V+12V供電，或雙電源2.5V 6V。最高轉(zhuǎn)換速率為1800V/s。采用8腳貼片式塑料封裝(8-SSOP)形式，工作溫度范圍為-40+85。513.1.2 繪制A/D原理圖繪制繪制A/D原理圖的步驟如下。原理圖的步驟如下。(1)元件庫(kù)中沒(méi)有AD9057這個(gè)元件，需要自己動(dòng)手制作。由于AD9057是20腳對(duì)稱排列，因此以Miscellaneous Devices.lib元件庫(kù)中的HEADER 102為基礎(chǔ)創(chuàng)建AD9057元件，如圖13.

5、1所示。(2)單擊Edit按鈕，在彈出的元件編輯器中按照AD9057的管腳進(jìn)行編輯，如圖13.2所示，編輯完成后對(duì)元件重新命名，如圖13.3所示。613.1.2 繪制A/D原理圖(3) 同樣，以同樣，以HEADER 42為基礎(chǔ)繪制放大器為基礎(chǔ)繪制放大器LF741，如圖如圖13.4所示。在所示。在LF741中中有三個(gè)管腳為有三個(gè)管腳為NC，注意引腳，注意引腳屬性的設(shè)置。繪制完成后將屬性的設(shè)置。繪制完成后將元件保存為元件保存為L(zhǎng)F741。(4) 繪制完成元件后，按照繪制完成元件后，按照芯片特性和電路原理，連接芯片特性和電路原理，連接電路圖，連接完成的核心電電路圖，連接完成的核心電路如圖路如圖13.

6、5所示。所示。 (5) 為了減少干擾，需要對(duì)為了減少干擾，需要對(duì)電源進(jìn)行去耦，即在每個(gè)電電源進(jìn)行去耦，即在每個(gè)電源的接入端進(jìn)行電容濾波，源的接入端進(jìn)行電容濾波，電路如圖電路如圖13.6所示。所示。713.1.2 繪制A/D原理圖(6)AD9057的數(shù)據(jù)位與插針的的數(shù)據(jù)位與插針的連接采用網(wǎng)絡(luò)標(biāo)識(shí)形式。為減連接采用網(wǎng)絡(luò)標(biāo)識(shí)形式。為減少時(shí)鐘信號(hào)對(duì)其他信號(hào)的影響，少時(shí)鐘信號(hào)對(duì)其他信號(hào)的影響，將時(shí)鐘信號(hào)周?chē)墓苣_接地，將時(shí)鐘信號(hào)周?chē)墓苣_接地，如圖如圖13.7所示。所示。(7)連接好電路原理圖后，對(duì)連接好電路原理圖后，對(duì)元件進(jìn)行自動(dòng)標(biāo)注，選擇元件進(jìn)行自動(dòng)標(biāo)注，選擇ToolsAnnotate命令，在命令，

7、在Anotate Options下拉列表中選下拉列表中選擇擇All Parts，在，在Group Parts Together If Match By中選擇中選擇Part Type，如圖，如圖13.8所示，單所示，單擊擊OK按鈕，進(jìn)行標(biāo)注。按鈕，進(jìn)行標(biāo)注。(8)完成后，生成元件更新報(bào)完成后，生成元件更新報(bào)表，列出更新情況，如圖表，列出更新情況，如圖13.9所示。所示。 (9)原理圖繪制完成后，生成原理圖繪制完成后，生成網(wǎng)絡(luò)表，以便進(jìn)行網(wǎng)絡(luò)表，以便進(jìn)行PCB設(shè)計(jì)。設(shè)計(jì)。 813.1.2 繪制A/D原理圖(10)生成的網(wǎng)絡(luò)表如圖生成的網(wǎng)絡(luò)表如圖13.13所示。檢查網(wǎng)絡(luò)表，察看各所示。檢查網(wǎng)絡(luò)表，察

8、看各網(wǎng)絡(luò)連接情況，尤其是元件網(wǎng)絡(luò)連接情況，尤其是元件的封裝形式是否正確，如果的封裝形式是否正確，如果有錯(cuò)將無(wú)法導(dǎo)入有錯(cuò)將無(wú)法導(dǎo)入PCB，無(wú)法，無(wú)法設(shè)計(jì)印制電路板。設(shè)計(jì)印制電路板。(11)生成元件報(bào)表可以了解生成元件報(bào)表可以了解元件的使用情況，便于制板元件的使用情況，便于制板后的焊接。選擇后的焊接。選擇ReportBill of Material菜菜單命令，執(zhí)行生成元件報(bào)表單命令，執(zhí)行生成元件報(bào)表向?qū)?，如圖向?qū)В鐖D13.14所示。所示。(12)按照向?qū)У奶崾驹O(shè)置完按照向?qū)У奶崾驹O(shè)置完成后，生成的元件報(bào)表如圖成后，生成的元件報(bào)表如圖13.15所示。所示。913.1.2 繪制A/D原理圖(13)

9、新建新建PCB設(shè)計(jì)文檔，將名稱設(shè)計(jì)文檔，將名稱改為改為AD9057.PCB，雙擊圖標(biāo)，進(jìn)，雙擊圖標(biāo)，進(jìn)入入PCB編輯器，選擇編輯器，選擇DesignLayer Stack Manager菜單命令，設(shè)置電路板的工作層，菜單命令，設(shè)置電路板的工作層，如圖如圖13.16所示。所示。(14) 設(shè)置好工作層后，在設(shè)置好工作層后，在Keep-Out Layer工作層中繪制工作層中繪制PCB邊界，邊界，然后導(dǎo)入網(wǎng)絡(luò)表，選擇然后導(dǎo)入網(wǎng)絡(luò)表，選擇DesignLoad Net菜單命令，選菜單命令，選擇要裝入的網(wǎng)絡(luò)表，如圖擇要裝入的網(wǎng)絡(luò)表，如圖13.17所所示。示。(15) 導(dǎo)入網(wǎng)絡(luò)表以后，可以看到導(dǎo)入網(wǎng)絡(luò)表以后，

10、可以看到所有的元件都堆積在一起。選擇所有的元件都堆積在一起。選擇ToolsAuto Placer菜單命令進(jìn)行菜單命令進(jìn)行自動(dòng)布局，并進(jìn)行自動(dòng)布局的設(shè)置，自動(dòng)布局，并進(jìn)行自動(dòng)布局的設(shè)置，如圖如圖13.18所示。所示。1013.1.2 繪制A/D原理圖(16)執(zhí)行自動(dòng)布局命令后，執(zhí)行自動(dòng)布局命令后，手動(dòng)調(diào)整某些元件，使布局手動(dòng)調(diào)整某些元件，使布局看起來(lái)更整齊一些，完成布看起來(lái)更整齊一些，完成布局后的電路如圖局后的電路如圖13.19所示。所示。(17)對(duì)電路進(jìn)行布線，首先對(duì)電路進(jìn)行布線，首先對(duì)電源和地進(jìn)行預(yù)自動(dòng)布線，對(duì)電源和地進(jìn)行預(yù)自動(dòng)布線，設(shè)置線寬為設(shè)置線寬為15mil，然后鎖定，然后鎖定已布好的

11、線，對(duì)其他的信號(hào)已布好的線，對(duì)其他的信號(hào)線進(jìn)行自動(dòng)布線，設(shè)置線寬線進(jìn)行自動(dòng)布線，設(shè)置線寬為為10mil。布線結(jié)束后，給所。布線結(jié)束后，給所有的焊盤(pán)添加淚滴，選擇有的焊盤(pán)添加淚滴，選擇ToolsTeardrops菜單命令，菜單命令，選中選中All Pads和和All Vias，單，單擊擊Add按鈕。添加淚滴焊盤(pán)按鈕。添加淚滴焊盤(pán)后的電路圖如圖后的電路圖如圖13.20所示。所示。1113.1.2 繪制A/D原理圖(18) 添加焊盤(pán)后，進(jìn)行敷銅處理。添加焊盤(pán)后，進(jìn)行敷銅處理。在彈出的屬性設(shè)置框中設(shè)置網(wǎng)絡(luò)為在彈出的屬性設(shè)置框中設(shè)置網(wǎng)絡(luò)為“GND”，Hatching Style設(shè)置為設(shè)置為“90-Deg

12、ree Hatch”，Layer設(shè)置設(shè)置為為“TopLayer”，Surround Pads With設(shè)置為設(shè)置為“Arcs”，Minium Primitive Size設(shè)置為設(shè)置為“3mil”。設(shè)。設(shè)置完成后，單擊置完成后，單擊OK按鈕，出現(xiàn)十按鈕，出現(xiàn)十字光標(biāo)，繪制出敷銅區(qū)域，此處將字光標(biāo)，繪制出敷銅區(qū)域，此處將整個(gè)電路包圍。敷銅后的電路如圖整個(gè)電路包圍。敷銅后的電路如圖13.21所示。所示。(19) 完成完成PCB的繪制后，檢查一的繪制后，檢查一下是否有不合乎規(guī)矩的地方，選擇下是否有不合乎規(guī)矩的地方，選擇ToolsDesign Rule Check菜單菜單命令，設(shè)置檢查規(guī)則，如圖命令，設(shè)

13、置檢查規(guī)則，如圖13.22所示。所示。(20) 檢查錯(cuò)誤結(jié)果報(bào)告如圖檢查錯(cuò)誤結(jié)果報(bào)告如圖13.23所示，如果有錯(cuò)誤，需要參照提示所示，如果有錯(cuò)誤，需要參照提示改正相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為改正相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為止。止。1213.1.3 繪制D/A原理圖(1)元件庫(kù)中沒(méi)有元件庫(kù)中沒(méi)有DAC902和和OPA690這兩個(gè)元件，需要自己動(dòng)這兩個(gè)元件，需要自己動(dòng)手制作。由于手制作。由于DAC902是是28腳對(duì)稱腳對(duì)稱排列，因此以排列，因此以“Miscellaneous Devices.lib”元件庫(kù)中的元件庫(kù)中的“HEADER 142”為基礎(chǔ)創(chuàng)建為基礎(chǔ)創(chuàng)建DAC902元件，元件，D0D11是數(shù)據(jù)

14、輸是數(shù)據(jù)輸入管腳，修改后的入管腳，修改后的DAC902如圖如圖13.24所示。所示。(2)OPA690共有共有8個(gè)管腳，以個(gè)管腳，以Miscellaneous Devices.lib元件元件庫(kù)中的庫(kù)中的HEADER 42為基礎(chǔ)創(chuàng)建，為基礎(chǔ)創(chuàng)建，創(chuàng)建后的創(chuàng)建后的OPA690如圖如圖13.25所示，所示，注意引腳屬性的設(shè)置。注意引腳屬性的設(shè)置。 (3)繪制完成元件后，按照芯片繪制完成元件后，按照芯片特性和電路原理，連接電路圖，連特性和電路原理，連接電路圖，連接完成的核心電路如圖接完成的核心電路如圖13.27所示。所示。 1313.1.3 繪制D/A原理圖(4)為減少干擾，需要對(duì)電源進(jìn)為減少干擾，需

15、要對(duì)電源進(jìn)行去耦，即在每個(gè)電源的接入端進(jìn)行去耦，即在每個(gè)電源的接入端進(jìn)行電容濾波，電路如圖行電容濾波，電路如圖13.28所示。所示。5)原理圖繪制完成后，生成網(wǎng)原理圖繪制完成后，生成網(wǎng)絡(luò)表，以便進(jìn)行絡(luò)表，以便進(jìn)行PCB設(shè)計(jì)。選擇設(shè)計(jì)。選擇DesignCreate Netlist菜單命令，菜單命令，在彈出的設(shè)置對(duì)話框中選擇當(dāng)前文在彈出的設(shè)置對(duì)話框中選擇當(dāng)前文檔為檔為“Active sheet”，輸出格式，輸出格式選擇選擇“Protel2”，網(wǎng)絡(luò)標(biāo)識(shí)的范圍，網(wǎng)絡(luò)標(biāo)識(shí)的范圍為為“Net Labels and Ports Global”，選中，選中Append sheet numbers to loc

16、al和和Include un-named single pins，如圖，如圖13.29所示。所示。(6)生成的網(wǎng)絡(luò)表如圖生成的網(wǎng)絡(luò)表如圖13.30所示。所示。檢查網(wǎng)絡(luò)表，察看各網(wǎng)絡(luò)連接情況，檢查網(wǎng)絡(luò)表，察看各網(wǎng)絡(luò)連接情況，尤其是元件的封裝形式是否正確，尤其是元件的封裝形式是否正確，如果有錯(cuò)將無(wú)法導(dǎo)入如果有錯(cuò)將無(wú)法導(dǎo)入PCB，無(wú)法設(shè)，無(wú)法設(shè)計(jì)印制電路板。計(jì)印制電路板。1413.1.3 繪制D/A原理圖(7) 生成元件報(bào)表可以了生成元件報(bào)表可以了解元件的使用情況，便解元件的使用情況，便于制板后的焊接。選擇于制板后的焊接。選擇ReportBill of Material菜單命令，執(zhí)行菜單命令，執(zhí)行生

17、成元件報(bào)表向?qū)?，如生成元件?bào)表向?qū)?，如圖圖13.31所示。所示。(8) 按照向?qū)У奶崾荆拱凑障驅(qū)У奶崾?，使用默認(rèn)的設(shè)置即可，設(shè)用默認(rèn)的設(shè)置即可，設(shè)置完成后，生成的元件置完成后，生成的元件報(bào)表如圖報(bào)表如圖13.32所示。所示。1513.1.4 案例點(diǎn)撥對(duì)于高速模數(shù)轉(zhuǎn)換器的電路設(shè)計(jì)，要注意遵循一定的對(duì)于高速模數(shù)轉(zhuǎn)換器的電路設(shè)計(jì)，要注意遵循一定的規(guī)則，否則可能造成信號(hào)噪聲增大甚至根本沒(méi)有數(shù)字規(guī)則，否則可能造成信號(hào)噪聲增大甚至根本沒(méi)有數(shù)字?jǐn)?shù)據(jù)輸出。在印制線路板的布局布線上，更是要十分?jǐn)?shù)據(jù)輸出。在印制線路板的布局布線上，更是要十分小心注意。根據(jù)經(jīng)驗(yàn)，使用時(shí)應(yīng)注意以下幾點(diǎn)。小心注意。根據(jù)經(jīng)驗(yàn)，使用時(shí)應(yīng)注

18、意以下幾點(diǎn)。(1)電源的選擇。 (2)電源的去耦。 (3)地的處理。 (4)采樣時(shí)鐘的處理 (5)數(shù)字接口的處理 (6)高速數(shù)字信號(hào)線應(yīng)盡量遠(yuǎn)離模擬信號(hào)線。(7)模擬信號(hào)輸入腳兩邊應(yīng)布設(shè)模擬地線，以使之與數(shù)字信號(hào)和時(shí)鐘隔離開(kāi)來(lái)。(8)所有信號(hào)線應(yīng)盡可能短，且應(yīng)避免90拐角。1613.2 單片機(jī)最小系統(tǒng)板設(shè)計(jì)單片機(jī)是目前應(yīng)用最廣的微型控制器，常用的單片機(jī)是目前應(yīng)用最廣的微型控制器，常用的51系列單片機(jī)，雖然價(jià)格低廉，但功能十分局系列單片機(jī)，雖然價(jià)格低廉，但功能十分局限，而限，而8051F系列在系列在51的基礎(chǔ)上增加了許多實(shí)的基礎(chǔ)上增加了許多實(shí)用的硬件資源，比如用的硬件資源，比如A/D、D/A及及

19、Flash存儲(chǔ)器存儲(chǔ)器等。可以說(shuō)等。可以說(shuō)8051F是一個(gè)高性能的微處理器。是一個(gè)高性能的微處理器。本節(jié)將制作一個(gè)以本節(jié)將制作一個(gè)以8051F020為核心芯片的單片為核心芯片的單片機(jī)最小系統(tǒng)板。機(jī)最小系統(tǒng)板。1713.2.1 單片機(jī)簡(jiǎn)介(1)C8051F020單片機(jī)簡(jiǎn)介單片機(jī)簡(jiǎn)介C8051F020單片機(jī)是Cygnal公司2000年推出的新一代(SOC)單片機(jī)，與8051系列兼容，在性能上得到了大幅度提高。SOC是隨著半導(dǎo)體生產(chǎn)技術(shù)的不斷發(fā)展而產(chǎn)生的新概念，它是對(duì)集成度要求越來(lái)越高和對(duì)嵌入式控制技術(shù)可靠性要求越來(lái)越高的產(chǎn)物。 (2)RS-232C標(biāo)準(zhǔn)標(biāo)準(zhǔn)RS-232C是美國(guó)電子工業(yè)協(xié)會(huì)(EIA)

20、正式公布的、在異步串行通信中應(yīng)用最廣的標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)適用于DCE和DTE間的串行二進(jìn)制通信，最高數(shù)據(jù)傳送速率可達(dá)19.2kbps，最長(zhǎng)傳送電纜可達(dá)15米。RS-232C標(biāo)準(zhǔn)定義了25根引線，對(duì)于一般的雙向通信，只需使用串行輸入RXD，串行輸出TXD和地線GND。 (3)MAX232芯片簡(jiǎn)介芯片簡(jiǎn)介MAX232芯片是MAXIM公司生產(chǎn)的低功耗、單電源雙RS-232發(fā)送/接收器。適用于各種EIA-232E和V.28/V.24的通信接口。 (4)RS-485標(biāo)準(zhǔn)標(biāo)準(zhǔn)1977年EIA制定了新的標(biāo)準(zhǔn)RS-449，它定義了在RS-232C中沒(méi)有的10種電路功能,可以支持較高的傳輸速率、較遠(yuǎn)的傳輸距離，提供平

21、衡電路改進(jìn)接口的電器特性，規(guī)定用37腳連接器。 (5)MAX485芯片介紹芯片介紹MAX485是用于RS-485和RS-422通信的低功率收發(fā)器，芯片中包含有1個(gè)驅(qū)動(dòng)器和1個(gè)接收器。 1813.2.2 繪制原理圖原理圖既可以畫(huà)在一個(gè)版面中，原理圖既可以畫(huà)在一個(gè)版面中，也可以分不同的功能將原理圖繪也可以分不同的功能將原理圖繪制成層次式。下面分別介紹這兩制成層次式。下面分別介紹這兩種方案。種方案。1整圖整圖2自頂向下設(shè)計(jì)原理圖自頂向下設(shè)計(jì)原理圖1913.2.3 生成報(bào)表生成報(bào)表的步驟如下。生成報(bào)表的步驟如下。(1)原理圖繪制完成后，生成網(wǎng)絡(luò)表，以便進(jìn)行PCB設(shè)計(jì)。選擇DesignCreate Ne

22、tlist菜單命令，在彈出的設(shè)置對(duì)話框中選擇當(dāng)前文檔Active Project，因?yàn)椴捎昧藢哟卧O(shè)計(jì)方法，所以網(wǎng)絡(luò)范圍要選擇當(dāng)前工程。輸出格式選擇Protel 2，網(wǎng)絡(luò)標(biāo)識(shí)的范圍為Net Labels and Ports Global，選中Append sheet numbers to local和Include un-named single pins，如圖13.59所示。(2)生成的網(wǎng)絡(luò)表如圖13.60所示。網(wǎng)絡(luò)表分為兩部分，前一部分描述元件的屬性，包括元件的序號(hào)、封裝形式和文本注釋。后一部分描述了電氣連接，作為起止標(biāo)志。2013.2.3 生成報(bào)表(3) 生成元件報(bào)表可以了生成元件報(bào)表可以

23、了解元件的使用及封裝信解元件的使用及封裝信息，選擇息，選擇ReportBill of Material菜單命令，菜單命令，執(zhí)行生成元件報(bào)表向?qū)В瑘?zhí)行生成元件報(bào)表向?qū)?，選擇當(dāng)前工程，如圖選擇當(dāng)前工程，如圖13.61所示。所示。(4) 按照向?qū)У奶崾荆O(shè)按照向?qū)У奶崾?，設(shè)置完成后生成的元件報(bào)置完成后生成的元件報(bào)表如圖表如圖13.62所示。所示。2113.2.4 設(shè)計(jì)印制電路板設(shè)計(jì)印制電路板的具體步驟如下。設(shè)計(jì)印制電路板的具體步驟如下。(1)新建PCB設(shè)計(jì)文檔，將名稱改為8051F020.PCB，雙擊圖標(biāo)，進(jìn)入PCB編輯器，選擇DesignLayer Stack Manager菜單命令設(shè)置電路板的工

24、作層，如圖13.63所示。(2)設(shè)置好工作層后，單擊Keep-Out Layer選項(xiàng)卡標(biāo)簽，在Keep-Out Layer工作層中繪制PCB邊界，選擇PlaceWire菜單命令，繪制完成的邊界如圖13.64所示。(3)設(shè)置好工作層后，單擊BottomOverlay選項(xiàng)卡標(biāo)簽，在BottomOverlay工作層中繪制電氣特性邊界，選擇PlaceWire命令，繪制完成的邊界如圖13.65所示。2213.2.4 設(shè)計(jì)印制電路板(4) 繪制邊界后，導(dǎo)入網(wǎng)絡(luò)繪制邊界后，導(dǎo)入網(wǎng)絡(luò)表，選擇表，選擇DesignLoad Net菜單命令，選擇要裝入的網(wǎng)菜單命令，選擇要裝入的網(wǎng)絡(luò)表絡(luò)表Sheet1.NET，如圖，

25、如圖13.66所示。所示。(5) 導(dǎo)入網(wǎng)絡(luò)表以后，可以導(dǎo)入網(wǎng)絡(luò)表以后，可以看到所有的元件都堆積在一看到所有的元件都堆積在一起，如圖起，如圖13.67所示。進(jìn)行自所示。進(jìn)行自動(dòng)布局，選擇動(dòng)布局，選擇ToolsAuto Placer菜單命令執(zhí)行自動(dòng)布菜單命令執(zhí)行自動(dòng)布局，將元件分散開(kāi)。局，將元件分散開(kāi)。(6) 執(zhí)行自動(dòng)布局命令后，執(zhí)行自動(dòng)布局命令后，元件分散開(kāi)的電路如圖元件分散開(kāi)的電路如圖13.68所示。所示。2313.2.4 設(shè)計(jì)印制電路板(7)對(duì)電路進(jìn)行手動(dòng)布局，將單片機(jī)對(duì)電路進(jìn)行手動(dòng)布局，將單片機(jī)8051F020放置在電路中央，放置在電路中央，I/O引腳引腳放置在電路外圍，串口放置在較寬闊放

26、置在電路外圍，串口放置在較寬闊的地方，的地方，JTAG接口放置在邊角，將接口放置在邊角，將數(shù)字電路和模擬電路分開(kāi)放置。手動(dòng)數(shù)字電路和模擬電路分開(kāi)放置。手動(dòng)布局后的電路如圖布局后的電路如圖13.69所示。所示。(8)首先對(duì)電源和地進(jìn)行預(yù)自動(dòng)布線，首先對(duì)電源和地進(jìn)行預(yù)自動(dòng)布線，設(shè)置線寬為設(shè)置線寬為15mil，然后鎖定已布好，然后鎖定已布好的線，對(duì)其他的信號(hào)線進(jìn)行手動(dòng)布線，的線，對(duì)其他的信號(hào)線進(jìn)行手動(dòng)布線，設(shè)置線寬為設(shè)置線寬為10mil。注意相同類型的。注意相同類型的走線方向最好平行一致，手動(dòng)布線后走線方向最好平行一致，手動(dòng)布線后電路如圖電路如圖13.70所示。所示。(9)進(jìn)行敷銅處理。設(shè)置網(wǎng)絡(luò)為進(jìn)

27、行敷銅處理。設(shè)置網(wǎng)絡(luò)為GND，Hatching Style設(shè)置為設(shè)置為45-Degree Hatch，Layer設(shè)置為設(shè)置為BottomLayer，并設(shè)置去除死銅，設(shè)，并設(shè)置去除死銅，設(shè)置完成后，單擊置完成后，單擊OK按鈕，出現(xiàn)十字光按鈕，出現(xiàn)十字光標(biāo)，繪制出敷銅區(qū)域，此處將整個(gè)電標(biāo)，繪制出敷銅區(qū)域，此處將整個(gè)電路包圍。在底層敷銅后的電路如圖路包圍。在底層敷銅后的電路如圖13.71所示。所示。2413.2.4 設(shè)計(jì)印制電路板(10) 進(jìn)行頂層敷銅處理，選擇進(jìn)行頂層敷銅處理，選擇PlacePolygon Plane菜單命令，菜單命令，網(wǎng)絡(luò)同樣設(shè)置為網(wǎng)絡(luò)同樣設(shè)置為GND、Layer設(shè)置設(shè)置為為T(mén)o

28、pLayer，其他設(shè)置與底層相，其他設(shè)置與底層相同，對(duì)整個(gè)電路進(jìn)行敷銅處理。對(duì)同，對(duì)整個(gè)電路進(jìn)行敷銅處理。對(duì)頂層敷銅后的電路如圖頂層敷銅后的電路如圖13.72所示。所示。(11) 完成完成PCB的繪制后，檢查一的繪制后，檢查一下是否有不合規(guī)矩的地方，選擇下是否有不合規(guī)矩的地方，選擇ToolsDesign Rule Check菜單菜單命令，設(shè)置檢查規(guī)則，單擊命令，設(shè)置檢查規(guī)則，單擊Run ERC按鈕，開(kāi)始檢查，設(shè)置對(duì)話框按鈕，開(kāi)始檢查，設(shè)置對(duì)話框如圖如圖13.73所示。所示。(12) 檢查錯(cuò)誤結(jié)果報(bào)告如圖檢查錯(cuò)誤結(jié)果報(bào)告如圖13.74所示，如果有錯(cuò)誤，需要參照提示所示，如果有錯(cuò)誤，需要參照提示改

29、正相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為改正相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為止。止。2513.2.4 設(shè)計(jì)印制電路板(13)從錯(cuò)誤報(bào)告上可以發(fā)現(xiàn)，從錯(cuò)誤報(bào)告上可以發(fā)現(xiàn)，報(bào)錯(cuò)為檢查規(guī)則設(shè)置沖突，報(bào)錯(cuò)為檢查規(guī)則設(shè)置沖突，因此更改規(guī)則設(shè)置，選擇因此更改規(guī)則設(shè)置，選擇DesignRules菜單命令，菜單命令，對(duì)規(guī)則進(jìn)行修改，如圖對(duì)規(guī)則進(jìn)行修改，如圖13.75所示。所示。(14)重新進(jìn)行錯(cuò)誤檢查，直重新進(jìn)行錯(cuò)誤檢查，直至沒(méi)有錯(cuò)誤為止，如圖至沒(méi)有錯(cuò)誤為止，如圖13.76所示。所示。(15)進(jìn)行電路板進(jìn)行電路板3D顯示，電顯示，電路板的正面如圖路板的正面如圖13.77所示。所示。(16)3D顯示電路板的反面，顯示電路板的反面

30、，如圖如圖13.78所示。所示。2613.2.5 案例點(diǎn)撥對(duì)于單片機(jī)的電路設(shè)計(jì)，注意以下幾點(diǎn)：對(duì)于單片機(jī)的電路設(shè)計(jì)，注意以下幾點(diǎn)：在元器件的布局方面，應(yīng)該把相互有關(guān)的元件盡量放得靠近一些，例如晶振、時(shí)鐘輸入端等。 時(shí)鐘線垂直于I/O線比平行于I/O線干擾小，時(shí)鐘元件引腳應(yīng)遠(yuǎn)離I/O線。石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線。在關(guān)鍵元件旁邊安裝去耦電容。 在單片機(jī)控制系統(tǒng)中，地線的種類有很多，有系統(tǒng)地、屏蔽地、數(shù)字地、模擬地等，地線是否布局合理，將決定電路板的抗干擾能力。 I/O驅(qū)動(dòng)電路盡量靠近印制板邊，讓其盡快離開(kāi)印制板。 印制板盡量使用45折線而不用90折線布線以減小高頻信號(hào)對(duì)外的發(fā)射

31、與耦合。2713.3 FPGA系統(tǒng)板設(shè)計(jì)13.3.1 FPGA系統(tǒng)板簡(jiǎn)介FPGA具有現(xiàn)場(chǎng)可編程的特點(diǎn)，并且它使用系統(tǒng)內(nèi)可再編程(ISP)技術(shù)，使系統(tǒng)內(nèi)的硬件功能可以像軟件一樣被編程并再配置，為實(shí)現(xiàn)很多復(fù)雜的信號(hào)處理提供了新方法。FPGA還具有設(shè)計(jì)周期短，片內(nèi)資源豐富，可無(wú)限次加載等特點(diǎn)，很適合對(duì)具體任務(wù)進(jìn)行全硬件設(shè)計(jì)實(shí)現(xiàn)。FPGA是一種對(duì)純軟件實(shí)現(xiàn)和純硬件實(shí)現(xiàn)方法的合理折衷，它的優(yōu)勢(shì)是非常明顯的：性能高，速度快。 開(kāi)發(fā)周期短，節(jié)約成本。 靈活性好，便于修改。 可再用性強(qiáng)。 2813.3.1 FPGA系統(tǒng)板簡(jiǎn)介系統(tǒng)板簡(jiǎn)介FPGA成為新一代可編程邏輯電路應(yīng)用的熱點(diǎn)，成為新一代可編程邏輯電路應(yīng)用的熱

32、點(diǎn)，本章將介紹本章將介紹FPGA系統(tǒng)板的設(shè)計(jì)。一個(gè)系統(tǒng)板的設(shè)計(jì)。一個(gè)FPGA系系統(tǒng)板包括了核心芯片統(tǒng)板包括了核心芯片Cyclone EP1C6的主要配的主要配置電路，下載及調(diào)試接口置電路，下載及調(diào)試接口(JTAG)，和其他電路，和其他電路通信的接口通信的接口(USB、SPI)等。等。1Cyclone EP1C6簡(jiǎn)介簡(jiǎn)介2SPI接口簡(jiǎn)介接口簡(jiǎn)介3USB接口簡(jiǎn)介接口簡(jiǎn)介4USB芯片芯片CY7C68013介紹介紹2913.3.2 繪制原理圖設(shè)計(jì)原理圖的步驟如下。設(shè)計(jì)原理圖的步驟如下。(1)使用層次化的設(shè)計(jì)方法，將整個(gè)電路劃分為5個(gè)子電路，分別是FPGA.Sch、SPI.Sch、Power.Sch、U

33、SB.Sch和CY7C68013.Sch，頂層電路設(shè)計(jì)如圖13.80所示。(2)SPI.Sch電路設(shè)計(jì)如圖13.81所示。SPI接口包括了4個(gè)接口，一個(gè)為主機(jī)接口，另外3個(gè)為從機(jī)，通過(guò)一個(gè)MAX3485后，連接成SPI總線模式。(3)SPI主控芯片負(fù)責(zé)控制收發(fā)使能信號(hào)(SPI_SO-En和SPI_SI-En)，電路如圖13.82所示。3013.3.2 繪制原理圖(4) SPI從芯片接受命令，并從芯片接受命令，并進(jìn)行接收和發(fā)送進(jìn)行接收和發(fā)送(SPI_SCK、SPI_SI和和SPI_SO)，如圖，如圖13.83所示。所示。(5) 為將信號(hào)轉(zhuǎn)換成為將信號(hào)轉(zhuǎn)換成SPI電平，電平，使用串口電壓轉(zhuǎn)換芯片使

34、用串口電壓轉(zhuǎn)換芯片MAX485(MAX3485指一個(gè)指一個(gè)芯片內(nèi)封裝了芯片內(nèi)封裝了3個(gè)相同的個(gè)相同的MAX485)，電路連接如圖，電路連接如圖13.84所示。所示。(6) 由由MAX3485輸出的信號(hào)輸出的信號(hào)將輸出到將輸出到SPI端口，電路如圖端口，電路如圖13.85所示。所示。SPI端口共有端口共有15針，使用元件針，使用元件DB15，封裝類，封裝類型為型為DB15RA/M。3113.3.2 繪制原理圖(7) Power.Sch原理圖電路原理圖電路如圖如圖13.86所示。電路將所示。電路將5V電壓轉(zhuǎn)換成電壓轉(zhuǎn)換成3.3V電壓，提供電壓，提供給芯片使用，本電路設(shè)計(jì)給芯片使用，本電路設(shè)計(jì)4種種

35、電壓，電壓，5V、3V、3.3V和和1.5V。(8) 電壓轉(zhuǎn)換芯片使用電壓轉(zhuǎn)換芯片使用LT1805，使用電源控制芯片，使用電源控制芯片TPS767D318分配電流，電分配電流，電路設(shè)計(jì)如圖路設(shè)計(jì)如圖13.87所示。所示。(9) 對(duì)所有使用電源的地方對(duì)所有使用電源的地方進(jìn)行電源去耦，包括進(jìn)行電源去耦，包括3.3V、3V及及1.5V，如圖，如圖13.88所示。所示。3213.3.2 繪制原理圖(10)復(fù)位電路如圖復(fù)位電路如圖13.89所示。所示。(11)USB.Sch電路原電路原理圖如圖理圖如圖13.90所示。所示。(12)USB核心電路如核心電路如圖圖13.91所示，所示，USB元件選擇元件選擇

36、USBCON，封裝封裝USBPORTB。3313.3.2 繪制原理圖(13)CY7C68013.Sch電源配置部分電路電源配置部分電路如圖如圖13.92所示。所示。(14)電源模塊電路如電源模塊電路如圖圖13.93所示。所示。(15)CY7C68013.Sch電路如圖電路如圖13.94所所示。示。3413.3.2 繪制原理圖(16)FPGA.Sch電路如圖電路如圖13.95所示，包含所示，包含144腳的腳的EP1C6的核心電路，配置芯的核心電路，配置芯片片EPCS1、EP1C6下載調(diào)試下載調(diào)試的的JTAG接口和下載配置芯片接口和下載配置芯片的的AS接口。此外，還設(shè)計(jì)了接口。此外，還設(shè)計(jì)了4個(gè)個(gè)

37、LED指示燈。指示燈。(17)EP1C6與與SPI接口部分接口部分的電路如圖的電路如圖13.96所示。可以所示。可以任意指定任意指定I/O成為成為SPI接口，接口，考慮到元件的布置，選擇考慮到元件的布置，選擇37腳到腳到47腳。腳。(18)JTAG接口和接口和AS接口電接口電路如圖路如圖13.97所示。所示。3513.3.3 生成報(bào)表生成報(bào)表的具體步驟如下。生成報(bào)表的具體步驟如下。(1)原理圖繪制完成后，生成網(wǎng)絡(luò)表，以便進(jìn)行PCB設(shè)計(jì)。選擇DesignCreate Netlist菜單命令，在彈出的設(shè)置對(duì)話框中選擇當(dāng)前文檔Active Project，因?yàn)椴捎昧藢哟卧O(shè)計(jì)方法，所以網(wǎng)絡(luò)范圍要選擇當(dāng)

38、前工程。輸出格式選擇Protel 2，網(wǎng)絡(luò)標(biāo)識(shí)的范圍為Net Labels and Ports Global，選中Append sheet numbers to local和Include un-named single pins，如圖13.98所示。(2)生成的網(wǎng)絡(luò)表如圖13.99所示。網(wǎng)絡(luò)表分為兩部分，前一部分描述了元件的屬性，包括元件的序號(hào)、封裝形式和文本注釋。后一部分描述了電氣連接作為起止標(biāo)志。3613.3.3 生成報(bào)表(3) 生成元件報(bào)表可以生成元件報(bào)表可以了解元件的使用及封了解元件的使用及封裝信息，選擇裝信息，選擇ReportBill of Material菜單命令，菜單命令，執(zhí)行

39、生成元件報(bào)表向執(zhí)行生成元件報(bào)表向?qū)?，選擇當(dāng)前工程，導(dǎo)，選擇當(dāng)前工程，如圖如圖13.100所示。所示。(4) 生成的元件報(bào)表如生成的元件報(bào)表如圖圖13.101所示。所示。3713.3.4 設(shè)計(jì)印制電路板設(shè)計(jì)印制電路板的具體步驟設(shè)計(jì)印制電路板的具體步驟如下。如下。(1)打開(kāi)PCB設(shè)計(jì)向?qū)?，如圖13.102所示。單擊Next按鈕，進(jìn)入PCB設(shè)置。 (2)選擇電路板類型為Custom Made Board，如圖13.103所示。(3)設(shè)置電路板的尺寸為2000mil2000mil，其他設(shè)置如圖13.104所示。 3813.3.4 設(shè)計(jì)印制電路板(4)設(shè)置電路板的工設(shè)置電路板的工作層數(shù)，此電路選作層數(shù)，

40、此電路選擇兩層，如圖擇兩層，如圖13.105所示。所示。(5)設(shè)置只有過(guò)孔，設(shè)置只有過(guò)孔，如圖如圖13.106所示。所示。 (6)選擇雙面放貼片選擇雙面放貼片元件，如圖元件，如圖13.107所示。所示。3913.3.4 設(shè)計(jì)印制電路板(7) 設(shè)置導(dǎo)線寬度、過(guò)孔和設(shè)置導(dǎo)線寬度、過(guò)孔和內(nèi)孔直徑及導(dǎo)線之間的安全內(nèi)孔直徑及導(dǎo)線之間的安全距離，如圖距離，如圖13.108所示。所示。 (8) 導(dǎo)入網(wǎng)絡(luò)表，選擇導(dǎo)入網(wǎng)絡(luò)表，選擇DesignLoad Net菜單命令，菜單命令，選擇要裝入的網(wǎng)絡(luò)表，如圖選擇要裝入的網(wǎng)絡(luò)表，如圖13.109所示。所示。(9) 導(dǎo)入網(wǎng)絡(luò)表以后，對(duì)電導(dǎo)入網(wǎng)絡(luò)表以后，對(duì)電路進(jìn)行布局。可以

41、先自動(dòng)布路進(jìn)行布局?？梢韵茸詣?dòng)布局，然后手動(dòng)調(diào)整，也可以局，然后手動(dòng)調(diào)整，也可以直接手動(dòng)布局。將模擬電路直接手動(dòng)布局。將模擬電路部分集中在一邊，接口電路部分集中在一邊，接口電路放置在電路板靠近邊緣的地放置在電路板靠近邊緣的地方。布局后的電路如圖方。布局后的電路如圖13.110所示。所示。4013.3.4 設(shè)計(jì)印制電路板(10)對(duì)電路進(jìn)行布線處理。進(jìn)對(duì)電路進(jìn)行布線處理。進(jìn)行手動(dòng)布線，先布電源和地線，行手動(dòng)布線，先布電源和地線，然后布模擬電路的信號(hào)，然后布模擬電路的信號(hào)，F(xiàn)PGA引線及其他信號(hào)線，布引線及其他信號(hào)線，布線后的電路如圖線后的電路如圖13.111所示。所示。(11) 由于電路板中模擬電

42、路較由于電路板中模擬電路較多，敷銅時(shí)先對(duì)模擬部分進(jìn)行多，敷銅時(shí)先對(duì)模擬部分進(jìn)行底層敷銅，如圖底層敷銅，如圖13.112所示。所示。(12)再對(duì)模擬電路部分進(jìn)行頂再對(duì)模擬電路部分進(jìn)行頂層敷銅處理，然后對(duì)其他部分層敷銅處理，然后對(duì)其他部分進(jìn)行底層敷銅處理，底層兩塊進(jìn)行底層敷銅處理，底層兩塊銅之間一點(diǎn)連接，而且中間連銅之間一點(diǎn)連接，而且中間連接一個(gè)磁珠或接一個(gè)磁珠或0歐姆電阻來(lái)減歐姆電阻來(lái)減小數(shù)字地對(duì)模擬地的影響，敷小數(shù)字地對(duì)模擬地的影響，敷銅后的電路如圖銅后的電路如圖13.113所示。所示。4113.3.4 設(shè)計(jì)印制電路板(13) 完成完成PCB的繪制后，對(duì)的繪制后，對(duì)PCB板進(jìn)板進(jìn)行行ERC檢查

43、，選擇檢查，選擇ToolsDesign Rule Check菜單命令，設(shè)置檢查規(guī)則，菜單命令，設(shè)置檢查規(guī)則，如圖如圖13.114所示。所示。(14) 檢查錯(cuò)誤結(jié)果報(bào)告如圖檢查錯(cuò)誤結(jié)果報(bào)告如圖13.115所所示，如果有錯(cuò)誤，需要參照提示改正示，如果有錯(cuò)誤，需要參照提示改正相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為止。相應(yīng)的錯(cuò)誤，直至沒(méi)有錯(cuò)誤為止。(15) 進(jìn)行電路板進(jìn)行電路板3D顯示，選擇顯示，選擇ViewBoard in 3D菜單命令。電路菜單命令。電路板的正面如圖板的正面如圖13.116所示，元件中沒(méi)所示，元件中沒(méi)有有SPI接口及電壓轉(zhuǎn)換的接口及電壓轉(zhuǎn)換的3D封裝，僅封裝，僅做參考。做參考。(16) 3D顯

44、示電路板的反面如圖顯示電路板的反面如圖13.117所示，貼片電阻和電容都放置所示，貼片電阻和電容都放置在反面。在反面。至此，至此，F(xiàn)PGA系統(tǒng)板電路設(shè)計(jì)完成，系統(tǒng)板電路設(shè)計(jì)完成，將文件存盤(pán)，打印輸出，與實(shí)物對(duì)比將文件存盤(pán)，打印輸出，與實(shí)物對(duì)比后如果沒(méi)有問(wèn)題，可以送交制板廠進(jìn)后如果沒(méi)有問(wèn)題，可以送交制板廠進(jìn)行電路板的制作。行電路板的制作。4213.3.5 案例點(diǎn)撥(1) 對(duì)于對(duì)于FPGA的電路設(shè)計(jì)，注意以下幾點(diǎn)：的電路設(shè)計(jì)，注意以下幾點(diǎn)：減小來(lái)自電源的噪聲。 注意印制線板與元器件的高頻特性。 元件布局要合理分區(qū)。 處理好接地線。 用好去耦電容。 (2) 降低噪聲與電磁干擾的一些經(jīng)驗(yàn)：降低噪聲與電

45、磁干擾的一些經(jīng)驗(yàn)：能用低速芯片就不用高速的，高速芯片用在關(guān)鍵地方?？捎么粋€(gè)電阻的辦法，降低控制電路上下沿跳變速率。使用滿足系統(tǒng)要求的最低頻率時(shí)鐘。時(shí)鐘產(chǎn)生器盡量靠近到用該時(shí)鐘的器件。石英晶體振蕩器外殼要接地。用地線將時(shí)鐘區(qū)圈起來(lái)，時(shí)鐘線盡量短。I/O驅(qū)動(dòng)電路盡量靠近印制板邊，讓其盡快離開(kāi)印制板。 4313.3.5 案例點(diǎn)撥閑置不用的門(mén)電路輸入端不要懸空，閑置不用的運(yùn)放正輸入端接地，負(fù)輸入端接輸出端。印制板盡量使用45度折線而不用90度折線布線，以減小高頻信號(hào)對(duì)外的發(fā)射與耦合。印制板按頻率和電流開(kāi)關(guān)特性分區(qū)，噪聲元件與非噪聲元件要距離遠(yuǎn)一些。單面板和雙面板用單點(diǎn)接電源和單點(diǎn)接地，電源線、地線盡

46、量粗，經(jīng)濟(jì)上能承受的話用多層板以減小電源與地的容生電感。時(shí)鐘、總線、片選信號(hào)要遠(yuǎn)離I/O線和接插件。模擬電壓輸入線、參考電壓端要盡量遠(yuǎn)離數(shù)字電路信號(hào)線，特別是時(shí)鐘。時(shí)鐘線垂直于I/O線比平行于I/O線干擾小，時(shí)鐘元件引腳遠(yuǎn)離I/O電纜。元件引腳要盡量短，去耦電容引腳要盡量短。關(guān)鍵的線要盡量粗，并在兩邊加上保護(hù)地。高速線要短、要直。對(duì)噪聲敏感的線不要與大電流，高速開(kāi)關(guān)線平行。石英晶體下面以及對(duì)噪聲敏感的器件下面不要走線。任何信號(hào)都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。每個(gè)集成電路一個(gè)去耦電容。 4413.4 DSP系統(tǒng)板設(shè)計(jì)數(shù)字信號(hào)處理數(shù)字信號(hào)處理(Digital Signal Proces

47、sing，DSP)技術(shù)是對(duì)數(shù)技術(shù)是對(duì)數(shù)字信號(hào)做加工處理，以達(dá)到符合字信號(hào)做加工處理，以達(dá)到符合要求的信號(hào)形式。當(dāng)輸入信號(hào)是要求的信號(hào)形式。當(dāng)輸入信號(hào)是模擬信號(hào)時(shí)，模擬信號(hào)時(shí)，DSP系統(tǒng)的輸出信系統(tǒng)的輸出信號(hào)也應(yīng)是模擬信號(hào)，因此經(jīng)過(guò)加號(hào)也應(yīng)是模擬信號(hào)，因此經(jīng)過(guò)加工處理后的數(shù)字信號(hào)需經(jīng)工處理后的數(shù)字信號(hào)需經(jīng)D/A(Digital/Analog)轉(zhuǎn)換器轉(zhuǎn)換轉(zhuǎn)換器轉(zhuǎn)換成模擬信號(hào)，再由內(nèi)插濾波器進(jìn)成模擬信號(hào)，再由內(nèi)插濾波器進(jìn)行內(nèi)插和平滑濾波，最后得到一行內(nèi)插和平滑濾波，最后得到一個(gè)所需要的模擬信號(hào)。個(gè)所需要的模擬信號(hào)。(1)數(shù)字信號(hào)處理的發(fā)展歷程 (2)實(shí)現(xiàn)數(shù)字信號(hào)處理的方法 (3)DSP系統(tǒng)具有優(yōu)點(diǎn)(

48、4)DSP器件一般具有特點(diǎn)系統(tǒng)結(jié)構(gòu)如圖系統(tǒng)結(jié)構(gòu)如圖13.118所示。所示。 4513.4.2 相應(yīng)資料1. DSP芯片：TMS320VC5402目前，目前，DSP芯片廠商中最成功的芯片廠商中最成功的DSP芯片當(dāng)數(shù)美國(guó)德州儀芯片當(dāng)數(shù)美國(guó)德州儀器公司器公司(Texas Instruments，TI)的系列產(chǎn)品。的系列產(chǎn)品。TI公司將常公司將常用的用的DSP芯片歸納為芯片歸納為3大系列，它們是大系列，它們是TMS320C2000、TMS320C5000和和TMS320C6000。TMS320C2000是作控制用的最佳是作控制用的最佳DSP，可替代過(guò)去的，可替代過(guò)去的Clx和和CZx，主要應(yīng)用于電機(jī)控

49、制等領(lǐng)域。，主要應(yīng)用于電機(jī)控制等領(lǐng)域。2. FPGA芯片：FLEX10KAltera公司的FPGA經(jīng)過(guò)多年的發(fā)展，已經(jīng)形成了從低端到高端的一系列產(chǎn)品。從過(guò)去單一的FLEX10K系列，發(fā)展出現(xiàn)在的多個(gè)系列。包括在FLEX10K系列基礎(chǔ)上發(fā)展出來(lái)的ACEXIK系列，以及更大規(guī)模和更強(qiáng)功能的APEX系列，規(guī)模較大、性價(jià)比又很高的CYCLONE系列，以及高端的Stratix系列。規(guī)模從最初的幾千門(mén)發(fā)展到百萬(wàn)門(mén)。4613.4.3 繪制原理圖繪制原理圖的設(shè)計(jì)步驟如下。繪制原理圖的設(shè)計(jì)步驟如下。(1)新建原理圖，使用層次化的設(shè)計(jì)方法，根據(jù)系統(tǒng)的結(jié)構(gòu)，將整個(gè)電路劃分為7個(gè)子電路，分別是FPGA.Sch、DSP

50、.Sch、DAC.Sch、RAM.Sch、Power_Cpld.Sch、USB.Sch和Filter.Sch，頂層電路設(shè)計(jì)如圖13.119所示。 (2)DAC.Sch電路設(shè)計(jì)如圖13.120所示。 (3)為保護(hù)D/A的輸入管腳，在輸入管腳前接入小電阻，電路如圖13.121所示。電平轉(zhuǎn)換芯片LT1805的電路如圖13.122所示。(4)對(duì)輸出信號(hào)進(jìn)行放大，采用比例放大的電路形式，如圖13.123所示。4713.4.3 繪制原理圖(5) 電源濾波及磁珠接地電源濾波及磁珠接地電路如圖電路如圖13.124所示。所示。(6) 在在DSP.Sch原理圖電原理圖電路中包含兩個(gè)路中包含兩個(gè)DSP芯片芯片電路，

51、以及一個(gè)電路，以及一個(gè)JTAG接接口電路，如圖口電路，如圖13.125所所示。示。(7) DSP1的電路和的電路和JTAG接口電路如圖接口電路如圖13.126所所示。示。(8) DSP0電路如圖電路如圖13.127所示。所示。4813.4.3 繪制原理圖(9)FPGA.Sch電路原理如圖電路原理如圖13.128所示。電路包含所示。電路包含F(xiàn)PGA芯片芯片F(xiàn)LEX10K的電路連接、下載調(diào)試的電路連接、下載調(diào)試接口接口JATG的電路以及輸入輸出的的電路以及輸入輸出的引腳插針電路。引腳插針電路。FLEX10K芯片共芯片共有有144個(gè)引腳，使用兩個(gè)個(gè)引腳，使用兩個(gè)225的的插針引出部分插針引出部分I/

52、O管腳。管腳。(10) 由于由于FPGA內(nèi)的程序掉電就消內(nèi)的程序掉電就消失，為了能夠永久地保存程序和不失，為了能夠永久地保存程序和不必每次上電都下載程序，在必每次上電都下載程序，在FPGA旁添加配置芯片旁添加配置芯片EPC1，它是一個(gè)，它是一個(gè)EPROM。配置芯片的電路及。配置芯片的電路及JTAG接口的電路如圖接口的電路如圖13.129所示。所示。(11) Power_Cpld.Sch電路原理如電路原理如圖圖13.130所示。所示。4913.4.3 繪制原理圖(12)使用使用ACTIVE雙路輸雙路輸出低壓降出低壓降(LDO)穩(wěn)壓器芯穩(wěn)壓器芯片片TPS767D318配置各配置各芯片的電壓。穩(wěn)壓器

53、芯芯片的電壓。穩(wěn)壓器芯片電路如圖片電路如圖13.131所示。所示。(13)電源及濾波電路如圖電源及濾波電路如圖13.132所示。所示。(14) CPLD芯片芯片EPM7128S電路如圖電路如圖13.133所示。所示。5013.4.3 繪制原理圖(15)Ram.Sch電路如圖電路如圖13.134所示。電路包含所示。電路包含4個(gè)個(gè)FIFO電路、電路、2個(gè)個(gè)Flash電路、電路、2個(gè)個(gè)Ram電路和電路和1個(gè)雙向收個(gè)雙向收發(fā)器電路。發(fā)器電路。(16)EP1C6與與SPI接口電路接口電路如圖如圖13.135所示。所示。(17)Flash電路如圖電路如圖13.136所示。所示。(18)JTAG接口和接口和AS接口接口電路如圖電路如圖13.137所示。所示。5113.4.3 繪制原理圖(19)74FCT16245是是5V供電的供電的16位雙向收發(fā)位雙向收發(fā)器電路，如圖器電路，如圖13.138所所示。示。(20)USB.Sch原理圖電原理圖電路如圖