數(shù)字電子技術(shù)：ch04-1 組合邏輯電路

1、4 組合邏輯電路4.1組合邏輯電路的分析4.2組合邏輯電路的設(shè)計(jì)4.3組合邏輯電路中的競爭和冒險(xiǎn)4.4常用組合邏輯集成電路(具體芯片）4.5組合可編程電路4.6用Verilog HDL描述組合邏輯電路教學(xué)基本要求1.熟練掌握組合邏輯電路的分析方法和設(shè)計(jì)方法2.掌握編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器和 加法器的邏輯功能及其應(yīng)用4 組合邏輯電路工作特征: 組合邏輯電路工作特點(diǎn):在任何時(shí)刻，電路的輸出狀態(tài)只取決于同一時(shí)刻的輸入狀態(tài)而與電路原來的狀態(tài)無關(guān)。結(jié)構(gòu)特征:1、輸出、輸入之間沒有反饋延遲通路，2、不含記憶單元組合邏輯電路的一般框圖Li = f (A1, A2 , , An ) (i=1,

2、2, , m) 4.1 組合邏輯電路分析二. 組合邏輯電路的分析步驟： 4.1 組合邏輯電路分析1、 由邏輯圖逐級寫出邏輯函數(shù)表達(dá)式，最后導(dǎo)出輸出端 和輸入信號(hào)的邏輯表達(dá)式；2、 用邏輯代數(shù)法或卡諾圖法化簡和變換邏輯表達(dá)式為最 簡式；3、 列出真值表；4、 根據(jù)真值表或邏輯表達(dá)式，經(jīng)分析最后確定其功能。根據(jù)已知邏輯電路，經(jīng)分析確定電路的的邏輯功能。一. 組合邏輯電路分析 三、組合邏輯電路的分析舉例 例1 分析如圖所示邏輯電路的功能。1.根據(jù)邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式2. 列寫真值表。 10010110111011101001110010100000CBA001111003. 確定邏輯功能：

3、 解： 輸入變量的取值中有奇數(shù)個(gè)1時(shí)，L為1，否則L為0,電路具有為奇校驗(yàn)功能。如要實(shí)現(xiàn)偶校驗(yàn)，電路應(yīng)做何改變？ 4.1 組合邏輯電路分析解：1、根據(jù)邏輯電路寫出各輸出端的邏輯表達(dá)式，并進(jìn)行化簡和變換。 4.1 組合邏輯電路分析例2 試分析下圖所示組合邏輯電路的邏輯功能。X = ABACABACACAB3、列寫真值表分析功能X = A真值表 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 Z Y X C B A0000111100111100010110102、用邏輯代數(shù)基本公式化簡 4.1 組合邏輯電路分析這個(gè)電路邏輯功能是對輸入的二進(jìn)制碼求反

4、碼。最高位為符號(hào)位，0表示正數(shù)，1表示負(fù)數(shù)，正數(shù)的反碼與原碼相同；負(fù)數(shù)的數(shù)值部分是在原碼的基 礎(chǔ)上逐位求反。Y對B求反碼 Z對C求反碼1、邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定輸入、 輸出變量，并定義邏輯狀態(tài)的含義；2、根據(jù)邏輯描述列出真值表；3、由真值表寫出邏輯表達(dá)式;5、 畫出邏輯圖。4、根據(jù)器件的類型,簡化和變換邏輯表達(dá)式二、組合邏輯電路的設(shè)計(jì)步驟 一、組合邏輯電路的設(shè)計(jì)：根據(jù)實(shí)際邏輯問題，求出所要求邏輯 功能的最簡單邏輯電路。4.2.1 組合邏輯電路的設(shè)計(jì)例1 某火車站有特快、直快和慢車三種類型的客運(yùn)列車進(jìn)出，試 用兩輸入與非門和反相器設(shè)計(jì)一個(gè)指示列車等待進(jìn)站的邏輯電 路. 分析：3

5、個(gè)指示燈一、二、三號(hào)分別對應(yīng)特快、直快和慢車。列 車的優(yōu)先級別依次為特快、直快和慢車，要求當(dāng)特快列車請求 進(jìn)站時(shí)，無論其它兩種列車是否請求進(jìn)站，一號(hào)燈亮。當(dāng)特快 沒有請求，直快請求進(jìn)站時(shí)，無論慢車是否請求，二號(hào)燈亮。 當(dāng)特快和直快均沒有請求，而慢車有請求時(shí)，三號(hào)燈亮。4.2 .1 組合邏輯電路的設(shè)計(jì)解：(1)、 邏輯抽象。 輸入信號(hào): I0、I1、I2分別為特快、直快和慢車的進(jìn)站請求信號(hào)且有進(jìn)站請求時(shí)為1，沒有請求時(shí)為0。 輸出信號(hào): L0、L1、L2分別為3個(gè)指示燈的狀態(tài)，且燈亮為1，燈滅為0。輸 入輸 出I0I1I2L0L1L2000000110001010001001根據(jù)題意列出真值表L

6、0 = I04.2.1 組合邏輯電路的設(shè)計(jì)(2) 寫出各輸出邏輯表達(dá)式。高位低位4.2.1 組合邏輯電路的設(shè)計(jì)L0 = I0LL1 10II= I0 I1 I2 I0I1（4）、 根據(jù)輸出邏輯表達(dá)式畫出邏輯圖。4.2.1 組合邏輯電路的設(shè)計(jì)(3)、 根據(jù)要求將上式變換為與非形式101IIL= I0 L0L1 I1 I2 L2 例2 試設(shè)計(jì)一個(gè)碼轉(zhuǎn)換電路，將4位格雷碼轉(zhuǎn)換為自然二進(jìn)制碼?？梢圆捎萌魏芜壿嬮T電路來實(shí)現(xiàn)。解：(1) 明確邏輯功能，列出真值表。設(shè)輸入變量為G3、G2、G1、G0為格雷碼，當(dāng)輸入格雷碼按照從0到15遞增排序時(shí)，可列出邏輯電路真值表輸出變量B3、B2、B1和B0為自然二進(jìn)制

7、碼。4.2.1 組合邏輯電路的設(shè)計(jì)4.2.1 組合邏輯電路的設(shè)計(jì)0 1 1 10 1 0 00 1 1 00 1 0 10 1 0 10 1 1 10 1 0 00 1 1 00 0 1 10 0 1 00 0 1 00 0 1 10 0 0 10 0 0 10 0 0 00 0 0 0B3 B2 B1 B0G3 G2 G1 G0輸 出輸 入1 1 1 11 0 0 01 1 1 01 0 0 11 1 0 11 0 1 11 1 0 01 0 1 01 0 1 11 1 1 01 0 1 01 1 1 11 0 0 11 1 0 11 0 0 01 1 0 0B3 B2 B1 B0G3 G2

8、 G1 G0輸 出輸 入邏輯電路真值表高位低位4.2.1 組合邏輯電路的設(shè)計(jì)(2) 畫出各輸出函數(shù)的卡諾圖，并化簡和變換。33GB= =2B+2G3G2G3G000000000101010111111111101010104.2.1 組合邏輯電路的設(shè)計(jì)=3G2G1G0B=3G2G1G0G=(2G3G)+2G3G1G+2G3G)+2G3G1G+2G3G1B=1G+2G3G1G2G3G1G+2G3G1G00110000000101010111111110101010同理(3) 根據(jù)邏輯表達(dá)式，畫出邏輯圖4.2 .1 組合邏輯電路的設(shè)計(jì)=3G2G1G=3G2G1G0G1、單輸出電路 相同輸入端的與非

9、門比與門或者或門所用晶體管少，速度快。圖(b)電路最優(yōu) 用指定芯片中特定資源實(shí)現(xiàn)邏輯函數(shù)，使電路的成本低并且工作速度快。因此需要對邏輯表達(dá)式進(jìn)行變換，以減少芯片資源的數(shù)目和連線。 4.2.2 組合邏輯電路的優(yōu)化實(shí)現(xiàn)2、多輸出電路 (a)如果分別實(shí)現(xiàn)兩個(gè)邏輯函數(shù)，需要6個(gè)與門和兩個(gè)或門。(b)如果考慮相同乘積項(xiàng)，需要4個(gè)與門兩個(gè)或門，如圖。 輸出多個(gè)邏輯函數(shù)時(shí)需要考慮共享相同乘積項(xiàng)，減少邏輯門數(shù)目。4.2.2 組合邏輯電路的優(yōu)化實(shí)現(xiàn)3、多級邏輯電路用與門、或門實(shí)現(xiàn)時(shí)，限定邏輯門的扇入數(shù)不大于3，需要變換成：當(dāng)限定邏輯門輸入端數(shù)目(扇入數(shù)），則需要進(jìn)行邏輯變換。（1）提取公因子圖(a)電路為2級，

10、圖(b)為3級，但電路連線減少了。圖(a)16根連線，圖(b)13根。 C D E A D C F B A B A B （a） L （C D E L A D C F B b） 扇入數(shù)為44.2.2 組合邏輯電路的優(yōu)化實(shí)現(xiàn)用與門、或門實(shí)現(xiàn)時(shí)，限定邏輯門的扇入數(shù)為2，需要變換成：（2）函數(shù)分解 圖(a)電路為2級，圖(b)為5級。 上述變換方法只適合手工化簡，當(dāng)變量數(shù)很多時(shí)，優(yōu)化策略寫入程序由計(jì)算機(jī)完成。扇入數(shù)為3扇入數(shù)為24.2.2 組合邏輯電路的優(yōu)化實(shí)現(xiàn)4.3 組合邏輯電路中的競爭冒險(xiǎn)4.3.1 產(chǎn)生的競爭冒險(xiǎn)的原因4.3.2 消去競爭冒險(xiǎn)的方法4.3 組合邏輯電路中的競爭冒險(xiǎn)4.3.1 產(chǎn)生

11、的競爭冒險(xiǎn)的原因 上 述情況都是在平穩(wěn)狀態(tài)下,不考慮門的延時(shí)時(shí)間時(shí)輸出與輸入之間的邏輯關(guān)系。但達(dá)到平穩(wěn)之前即信號(hào)電平變化瞬間，可能產(chǎn)生與平穩(wěn)情況不一致的情況而產(chǎn)生錯(cuò)誤的輸出AL=AA=0(a)AL=0AL=1AA0011(b)AL=A+A=1考慮門的延時(shí)時(shí)間,當(dāng)A=0 A=14.3 組合邏輯電路中的競爭冒險(xiǎn)4.3.1 產(chǎn)生的競爭冒險(xiǎn)的原因在“與門”情況下輸出產(chǎn)生正跳變 L=1為干擾脈沖 產(chǎn)生原因同一變量的正變量和非變量有“與相”出現(xiàn)或不同變量同時(shí)向相反方向變化由于時(shí)間的延遲出現(xiàn)不同步的現(xiàn)象可能出現(xiàn)的情況AAL=A A=1(a)A考慮門的延時(shí)時(shí)間,當(dāng)A=0 A=14.3 組合邏輯電路中的競爭冒險(xiǎn)

12、4.3.1 產(chǎn)生的競爭冒險(xiǎn)的原因在“或門”情況下輸出產(chǎn)生負(fù)跳變 L=0為干擾脈沖 產(chǎn)生原因同一變量的正變量和非變量有“或相”出現(xiàn)或不同變量同時(shí)向相反方向變化由于時(shí)間的延遲出現(xiàn)不同步的現(xiàn)象A0011可能出現(xiàn)的情況(b)AL=A+A=0AA競爭: 當(dāng)一個(gè)邏輯門的兩個(gè)輸入端的信號(hào)同時(shí)向相反方向變 化 而變化的時(shí)間有差異的現(xiàn)象。冒險(xiǎn): 兩個(gè)輸入端的信號(hào)取值的變化方向是相反時(shí)，如門電路輸 出端的邏輯表達(dá)式簡化成兩個(gè)互補(bǔ)信號(hào)相乘或者相加，由 競爭而可能產(chǎn)生輸出干擾脈沖的現(xiàn)象。4.3 組合邏輯電路中的競爭冒險(xiǎn)L=C+CA=1和B=1時(shí)CBCAL+=例如電路4.3.2 消去競爭冒險(xiǎn)的方法1. 發(fā)現(xiàn)并消除互補(bǔ)變

13、量 B = C = 0時(shí))(CABAL+=可能出現(xiàn)競爭冒險(xiǎn)。AAF=4.3 組合邏輯電路中的競爭冒險(xiǎn)A+BABC A+C即出現(xiàn)L=1的情況4.3 組合邏輯電路中的競爭冒險(xiǎn)4.3.2 消去競爭冒險(xiǎn)的方法BCBAACL+=為消掉AA，變換邏輯函數(shù)式為 B = C = 0時(shí)保證L=0)(CABAL+=BCBAACL+=AA+2. 增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加 ， CBACL+=當(dāng)A=B=1時(shí)CBACL+=CCL+=4.3 組合邏輯電路中的競爭冒險(xiǎn)可能出現(xiàn)競爭冒險(xiǎn)。即出現(xiàn)L=0的情況CBACL+=+AB2. 增加乘積項(xiàng),避免互補(bǔ)項(xiàng)相加 4.3 組合邏輯電路中的競爭冒險(xiǎn)當(dāng)A=B=1時(shí)，根據(jù)邏輯表達(dá)式有AB 0 1 A 0 0 0 1 0 1 1 1 L B C 00 01 11 10 保證3. 輸出端并聯(lián)電容器 如果邏輯電路在較慢速度下工作，為了消