基于FPGA的數(shù)字調(diào)制系統(tǒng)設(shè)計(jì)說明

1、 PAGE48 / NUMPAGES53摘 要在科學(xué)技術(shù)迅速發(fā)展尤其是在通信領(lǐng)域以與電子信息方面的發(fā)展更為突出的今天，設(shè)計(jì)者需要一個(gè)高速通用硬件平臺(tái)來實(shí)現(xiàn)并驗(yàn)證自己的通信系統(tǒng)和相關(guān)算法。FPGA(現(xiàn)場可編程門陣列)作為一種大規(guī)模可編程邏輯器件，體系結(jié)構(gòu)和邏輯單元靈活、集成度高、適用圍寬，并且設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)并可實(shí)時(shí)在線檢驗(yàn)，廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)。與傳統(tǒng)的DSP(數(shù)字信號(hào)處理器)或GPP(通用處理器)相比，F(xiàn)PGA在某些信號(hào)處理任務(wù)中表現(xiàn)出非常強(qiáng)的性能，具有高吞吐率、架構(gòu)和算法靈活、并行計(jì)算、分配存儲(chǔ)以與動(dòng)態(tài)配置等優(yōu)勢(shì)，因此非常適合用于設(shè)計(jì)驗(yàn)證高速通信系

2、統(tǒng)的基帶處理部分?；贔PGA的通信系統(tǒng)基帶設(shè)計(jì)驗(yàn)證平臺(tái)采用大容量、高性能的FPGA器件，為通信系統(tǒng)的基帶設(shè)計(jì)提供了一個(gè)有效的硬件實(shí)現(xiàn)平臺(tái)。基于FPGA的實(shí)現(xiàn)和驗(yàn)證與計(jì)算機(jī)仿真相結(jié)合，將大大加速通信系統(tǒng)基帶部分的快速原型設(shè)計(jì)，極方便了對(duì)實(shí)時(shí)性和運(yùn)算量有較高要求的各類算法的驗(yàn)證。本論文實(shí)現(xiàn)了一種基于FPGA的數(shù)字信號(hào)調(diào)制系統(tǒng)的實(shí)現(xiàn)方案，由曼徹斯特編碼加密后通過頻移鍵控(FSK)數(shù)字調(diào)制，在QuartusII軟件上進(jìn)行了邏輯編譯，以與代碼時(shí)序仿真，進(jìn)而驗(yàn)證系統(tǒng)的可行性與可靠性。關(guān)鍵詞：現(xiàn)場可編程門陣列 ，頻移鍵控調(diào)制，曼徹斯特編碼AbstractIn science and technology

3、are developing rapidly especially in communication field and the development of electronic information more prominent today, designers need a high-speed general hardware platform to realize and verify their communication system and related algorithm. The FPGA (field programmable gates array) as a la

4、rge-scale programmable logic devices, the system structure and logic unit, flexible, integration, and wide application scope of short development cycle, design and manufacture of low cost, development tools and on-line inspection can be advanced, the product is widely applied in the prototype design

5、 and production.And the tradition of DSP (digital signal processor) or GPP (gm), FPGA processor in some signal processing tasks shows very strong performance, high throughput, architecture and algorithm, parallel computing and storage and distribution of the dynamic configuration advantages, therefo

6、re is very suitable for high-speed communication system design verification processing parts. BasebandThe communications system based on FPGA baseband design verification platform using the large capacity and high performance FPGA device for communication system, the baseband design provides an effe

7、ctive realization of hardware platform. Based on FPGA and validation and computer simulation combining communication system will be greatly accelerated, rapid prototyping design part baseband, great place for real-time computation and show the algorithm has higher requirement of the validation.This

8、paper based on FPGA realizing the digital signal modulation system implementation scheme by Manchester coding encrypted,by FSK digital modulation, and in the QuartusII software on the logical compiled,and reliability of the verification system.Key words：FPGA ，F(xiàn)SK，Manchester coding目 錄 TOC o 1-2 h z u

9、 HYPERLINK l _Toc263360102摘要 PAGEREF _Toc263360102 h IHYPERLINK l _Toc263360103Abstract PAGEREF _Toc263360103 h IIHYPERLINK l _Toc2633601041 緒論 PAGEREF _Toc263360104 h 1HYPERLINK l _Toc2633601051.1課題背景 PAGEREF _Toc263360105 h 1HYPERLINK l _Toc2633601061.2研究現(xiàn)狀 PAGEREF _Toc263360106 h 1HYPERLINK l _To

10、c2633601071.3課題研究的目的和意義2HYPERLINK l _Toc2633601092硬件平臺(tái)概述3HYPERLINK l _Toc2633601102.1FPGA簡介3HYPERLINK l _Toc2633601112.2FPGA系統(tǒng)設(shè)計(jì)流程9HYPERLINK l _Toc2633601122.3 Quartus簡介10HYPERLINK l _Toc2633601143系統(tǒng)算法介紹 PAGEREF _Toc263360114 h 14HYPERLINK l _Toc2633601153.1曼徹斯特編碼簡介 PAGEREF _Toc263360115 h 14HYPERLI

11、NK l _Toc2633601163.2曼徹斯特編碼的原理 PAGEREF _Toc263360116 h 14HYPERLINK l _Toc2633601203.3數(shù)字調(diào)制技術(shù)概述15HYPERLINK l _Toc2633601223.4FSK調(diào)制原理以與其特點(diǎn)16HYPERLINK l _Toc2633601194系統(tǒng)方案設(shè)計(jì)20HYPERLINK l _Toc2633601204.1 VHDL硬件描述語言20HYPERLINK l _Toc2633601204.2功能模塊介紹21HYPERLINK l _Toc2633601195總結(jié)與展望28HYPERLINK l _Toc263

12、3601205.1總結(jié)28HYPERLINK l _Toc2633601205.2展望28HYPERLINK l _Toc263360127致 PAGEREF _Toc263360127 h 30HYPERLINK l _Toc263360127參考文獻(xiàn) PAGEREF _Toc263360127 h 31附 錄1：HYPERLINK l _Toc263360128英文文獻(xiàn) PAGEREF _Toc263360128 h 32附 錄2：HYPERLINK l _Toc263360129中文文獻(xiàn)40附 錄3：HYPERLINK l _Toc263360130設(shè)計(jì)總圖471 緒 論1.1 課題背景

13、從1837年莫爾斯發(fā)明電報(bào)算起，一個(gè)世紀(jì)以來，通信的發(fā)展大致經(jīng)歷了三大階段：以1837年發(fā)明電報(bào)（莫爾斯電碼）為標(biāo)志的通信初級(jí)階段；以1948年香農(nóng)提出的信息論開始的近代通信階段；以20世紀(jì)70年代出現(xiàn)的光纖通信為代表的和以綜合業(yè)務(wù)數(shù)字網(wǎng)迅速崛起為標(biāo)志的現(xiàn)代通信階段。光纖通信技術(shù)、衛(wèi)星通信技術(shù)和移動(dòng)通信技術(shù)成為現(xiàn)代通信技術(shù)的三大主要發(fā)展方向。專用集成電路（ASIC）即特定的電子電路和系統(tǒng)（包括模擬、數(shù)字與數(shù)?；旌想娐罚┑脑O(shè)計(jì)與制造，在發(fā)達(dá)國家已經(jīng)完成了由傳統(tǒng)模式向現(xiàn)代化設(shè)計(jì)模式的轉(zhuǎn)變，即完成了向電子線路與系統(tǒng)功能設(shè)計(jì)的轉(zhuǎn)變。通過軟件開發(fā)工具完成硬件電路的設(shè)計(jì)，近年來在國也已經(jīng)逐漸開展起來，并引

14、進(jìn)了一些國外的先進(jìn)設(shè)計(jì)技術(shù)在各種新型電子設(shè)備和采用電子線路的設(shè)備中廣泛使用。其中，由于“現(xiàn)場可編程門陣列”（FPGA）設(shè)計(jì)靈活、速度快，在數(shù)字專用集成電路的設(shè)計(jì)中得到更為廣泛的使用。復(fù)雜可編程邏輯器件（CPLD）/現(xiàn)場可編程門陣列（FPGA）器件集成度高、體積小，具有通過用戶編程實(shí)現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計(jì)者利用基于計(jì)算機(jī)的開發(fā)平臺(tái)，經(jīng)過設(shè)計(jì)輸入、仿真、測(cè)試和校驗(yàn)，直到達(dá)到預(yù)期的結(jié)果。使用CPLD/FPGA器件可以大大縮短系統(tǒng)的研制周期，減少資金投入。更吸引人的是，采用CPLD/FPGA器件可以將原來的電路板級(jí)產(chǎn)品集成為芯片級(jí)產(chǎn)品，從而降低了功耗，提高了可靠性，同時(shí)還可以很方便地對(duì)設(shè)計(jì)進(jìn)

15、行在線修改。它成為研制開發(fā)的理想器件之一，特別適合與產(chǎn)品的樣機(jī)開發(fā)和小批量生產(chǎn)，因此有時(shí)人們也把FPGA稱為可編程的ASIC。1.2 研究現(xiàn)狀1985年， Xilinx 公司推出的全球第一款 FPGA 產(chǎn)品XC2064怎么看都像是一只“丑小鴨”采用2m工藝，包含64個(gè)邏輯模塊和85000個(gè)晶體管，門數(shù)量不超過1000個(gè)。22年后的2007年， FPGA 業(yè)界雙雄Xilinx和Altera公司紛紛推出了采用最新65nm工藝的 FPGA 產(chǎn)品，其門數(shù)量已經(jīng)達(dá)到千萬級(jí)，晶體管個(gè)數(shù)更是超過10億個(gè)。一路走來， FPGA 在不斷地緊跟并推動(dòng)著半導(dǎo)體工藝的進(jìn)步2001年采用150nm工藝、2002年采用1

16、30nm工藝，2003年采用90nm工藝，2006年采用65nm工藝。FPGA 對(duì)半導(dǎo)體產(chǎn)業(yè)最大的貢獻(xiàn)莫過于創(chuàng)立了無生產(chǎn)線(Fabless)模式。如今采用這種模式司空見慣，但是在20多年前，制造廠被認(rèn)為是半導(dǎo)體芯片企業(yè)必須認(rèn)真考慮的主要競爭優(yōu)勢(shì)。然而，基于過去制造廠直接、清晰的業(yè)務(wù)模式， Xilinx 創(chuàng)始人之一BernieVonderschmitt成功地使日本精工公司(Seiko)確信利用該公司的制造設(shè)施來生產(chǎn)Xilinx公司設(shè)計(jì)的芯片對(duì)雙方都是有利的，于是，無生產(chǎn)線模式誕生了。未來，相信 FPGA 還將在更多方面改變半導(dǎo)體產(chǎn)業(yè)！1.3 課題研究的目的和意義FPGA即現(xiàn)場可編程門陣列，它是在

17、PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的。它主要解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的使用非常靈活，同一片F(xiàn)PGA通過不同的編程數(shù)據(jù)可以產(chǎn)生不同的電路功能。FPGA在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等眾多領(lǐng)域得到了廣泛應(yīng)用。隨著功耗和成本的進(jìn)一步降低，F(xiàn)PGA還將進(jìn)入更多的應(yīng)用領(lǐng)域。2硬件平臺(tái)概述2.1 FPGA簡介目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的

18、技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門 HYPERLINK :/baike.baidu /view/134362.htm t _blank 電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如 HYPERLINK :/baike.baidu /view/71792.htm t _blank 觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。 HYPERLINK :/baike.baidu /view/2825452.htm t _blank 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把

19、FPGA部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè) HYPERLINK :/baike.baidu /view/26651.htm t _blank 芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用 HYPERLINK :/baike.baidu /view/2827837.htm t _blank 集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)?/p>

20、這些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜 HYPERLINK :/baike.baidu /view/333155.htm t _blank 可編程邏輯器件備）。FPGA的芯片結(jié)構(gòu)與工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和部連線（Interconnect）三個(gè)部分。每個(gè)模塊的功能如下：1 可編程輸入

21、輸出單元（IOB）可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對(duì)輸入/輸出信號(hào)的驅(qū)動(dòng)與匹配要求，其示意結(jié)構(gòu)如圖2-1所示。 FPGA的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。通過軟件的靈活配置，可適配不同的電氣標(biāo)準(zhǔn)與I/O物理特性，可以調(diào)整驅(qū)動(dòng)電流的大小，可以改變上、下拉電阻。目前，I/O口的頻率也越來越高，一些高端的FPGA通過DDR寄存器技術(shù)可以支持高達(dá)2Gbps的數(shù)據(jù)速率。圖2-1 典型的IOB部結(jié)構(gòu)示意圖外部輸入信號(hào)可以通過IOB模塊的存儲(chǔ)單元輸入到FPGA的部，也可以直接輸入FPGA 部。當(dāng)外部輸入信號(hào)經(jīng)過IOB模塊的存儲(chǔ)單元輸入到

22、FPGA部時(shí)，其保持時(shí)間（Hold Time）的要求可以降低，通常默認(rèn)為0。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有 一種VCCO，但不同bank的VCCO可以不同。只有一樣電氣標(biāo)準(zhǔn)的端口才能連接在一起，VCCO電壓一樣是接口標(biāo)準(zhǔn)的基本條件。2 可配置邏輯塊（CLB）CLB是FPGA的基本邏輯單元。CLB的實(shí)際數(shù)量和特性會(huì)依器件的不同而不同，但是每個(gè)CLB都包含一個(gè)可配置開關(guān)矩陣，此矩陣由4或6個(gè)輸入、一些 選型電路（多路復(fù)用器等）和觸發(fā)器組成。 開關(guān)矩陣是高度靈活的，可以對(duì)其進(jìn)行配置以便處

23、理組合邏輯、移位寄存器或RAM。在Xilinx公司的FPGA器件中，CLB由多個(gè)（一般為4個(gè)或2個(gè)）一樣的Slice和附加邏輯構(gòu)成，如圖2-2所示。每個(gè)CLB模塊不僅可以用于實(shí)現(xiàn)組合邏輯、時(shí)序邏輯，還可以配置為分布式RAM和分布式ROM。圖2-2 典型的CLB結(jié)構(gòu)示意圖Slice是Xilinx公司定義的基本邏輯單位，其部結(jié)構(gòu)如圖2-3所示，一個(gè)Slice由兩個(gè)4輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用器組成。算術(shù)邏輯包括一個(gè)異或門（XORG）和一個(gè)專用與門（MULTAND），一個(gè)異或門可以使一個(gè)Slice實(shí)現(xiàn) 2bit全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號(hào)和函

24、數(shù)復(fù)用器（MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作；4輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn)4輸入LUT、分布式RAM或16比特移位寄存器（Virtex-5系列芯片的Slice中的兩個(gè)輸入函數(shù)為6輸入，可以實(shí)現(xiàn)6輸入LUT或 64比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高CLB模塊的處理速度。圖2-3 典型的4輸入Slice結(jié)構(gòu)示意圖3 數(shù)字時(shí)鐘管理模塊（DCM）業(yè)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理（Xilinx的全部FPGA均具有這種特性）。Xilinx推出最先進(jìn)的FPGA提供數(shù)字時(shí)鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動(dòng)，并實(shí)現(xiàn)過濾功能。4 嵌入式塊RAM（

25、BRAM）大多數(shù)FPGA都具有嵌的塊RAM，這大大拓展了FPGA的應(yīng)用圍和靈活性。塊RAM可被配置為單端口RAM、雙端口RAM、容地址存儲(chǔ)器 （CAM）以與FIFO等常用存儲(chǔ)結(jié)構(gòu)。RAM、FIFO是比較普與的概念，在此就不冗述。CAM存儲(chǔ)器在其部的每個(gè)存儲(chǔ)單元中都有一個(gè)比較邏輯，寫入 CAM中的數(shù)據(jù)會(huì)和部的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)一樣的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM?，F(xiàn)場可變成門陣列（Field-programmable gate array, FPGA）填補(bǔ)了數(shù)和FIFO等結(jié)構(gòu)。在實(shí)際應(yīng)用

26、中，芯片部塊RAM的數(shù)量也是選擇芯片的一個(gè)重要因素。單片塊RAM的容量為18k比特，即位寬為18比特、深度為1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個(gè)原則：首先，修改后的容量（位寬 深度）不能大于18k比特；其次，位寬最大不能超過36比特。當(dāng)然，可以將多片塊RAM級(jí)聯(lián)起來形成更大的RAM，此時(shí)只受限于芯片塊RAM的數(shù)量，而不再受上面兩條原則約束。5 豐富的布線資源布線資源連通FPGA部的所有單元，而連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。FPGA芯片部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為4類不同的類別。第一類是全局布線資源，用于芯片部全局時(shí)

27、鐘和全局復(fù)位/置位的布線；第二類是長線資源，用以完成芯片 Bank間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。在實(shí)際中設(shè)計(jì)者不需要直接選擇布線資源，布局布線器可自動(dòng)地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個(gè)模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計(jì)的結(jié)果有密切、直接的關(guān)系。6 底層嵌功能單元嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（SoftCore）。現(xiàn)在越來越豐富的嵌功

28、能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級(jí)的設(shè)計(jì)工具，使其具備了軟硬件聯(lián)合設(shè)計(jì)的能力，逐步向SOC平臺(tái)過渡。DLL和PLL具有類似的功能，可以完成時(shí)鐘高精度、低抖動(dòng)的倍頻和分頻，以與占空比調(diào)整和移相等功能。Xilinx公司生產(chǎn)的芯片上集成了 DLL，Altera公司的芯片集成了PLL，Lattice公司的新型芯片上同時(shí)集成了PLL和DLL。PLL 和DLL可以通過IP核生成的工具方便地進(jìn)行管理和配置。7. 嵌專用硬核嵌專用硬核是相對(duì)底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核（Hard Core），等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片部集成了一些專用的硬核。例如：為了提高

29、FPGA的乘法速度，主流的FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的FPGA部都集成了串并收發(fā)器（SERDES），可以達(dá)到數(shù)十Gbps的收發(fā)速度。Xilinx公司的高端產(chǎn)品不僅集成了Power PC系列CPU，還嵌了DSP Core模塊，其相應(yīng)的系統(tǒng)級(jí)設(shè)計(jì)工具是EDK和Platform Studio，并依此提出了片上系統(tǒng)（System on Chip）的概念。通過PowerPC、Miroblaze、Picoblaze等平臺(tái)，能夠開發(fā)標(biāo)準(zhǔn)的DSP處理器與其相關(guān)應(yīng)用，達(dá)到SOC的開發(fā)目的。2.1.2 FPGA的作用現(xiàn)場可編程門陣列（Field-programmable

30、gate array, FPGA）填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。盡管微處理器能用于許多場合，但是它們依靠軟件才能實(shí)現(xiàn)其功能，因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。同樣地，F(xiàn)PGA也不是定制芯片，因此，它們無法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那么擅長完成特定功能。FPGA一般也比定制邏輯芯片的運(yùn)行速度慢而且功耗大，同時(shí)相對(duì)較貴；所以人們認(rèn)為定制芯片更便宜。然而，由于它們是標(biāo)準(zhǔn)器件，因而能夠彌補(bǔ)定制芯片的一些不足。從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA并立即進(jìn)行測(cè)試。FPGA是一種出色的制作樣機(jī)工具。當(dāng)在最終設(shè)計(jì)中用到FPGA時(shí)，可以更簡

31、單、更容易地完成從樣機(jī)到產(chǎn)品的飛躍。同種類型的FPGA可以用于不同類型的設(shè)計(jì)中，以降低庫存費(fèi)用。它們大多數(shù)時(shí)候用作膠合邏輯（glue logic）即將系統(tǒng)的主要元件連接在一起的邏輯。通常用于樣機(jī)設(shè)計(jì)，因?yàn)樗鼈兪强删幊痰?，并且可以在幾分鐘嵌入電路板中。但是通常不用它們來做最后的產(chǎn)品。可編程邏輯器件在使用它的系統(tǒng)常并不是主要器件。隨著數(shù)字系統(tǒng)越來越復(fù)雜，更高密度的可編程邏輯需求越來越多，PLD器件的兩級(jí)邏輯結(jié)構(gòu)的局限性也越來越明顯。兩級(jí)邏輯結(jié)構(gòu)對(duì)相對(duì)較小的邏輯功能是非常有用的，但隨著集成度的提高，兩級(jí)邏輯結(jié)構(gòu)的效率降低。FPGA通過使用任意深度的多級(jí)結(jié)構(gòu)提供可編程邏輯，使用可編程的邏輯單元和可編程

32、的互聯(lián)結(jié)構(gòu)來建立多級(jí)邏輯功能。一般認(rèn)為是Ross Freeman研制了FPGA。他的FPGA包括可編程邏輯器件和一個(gè)可編程的互聯(lián)結(jié)構(gòu)，通過SRAM而不是反熔絲方式編程。這樣可以按照標(biāo)準(zhǔn)VLSI加工流程生產(chǎn)FPGA，節(jié)省資金并提供更多的加工選擇。同時(shí)也能對(duì)電路中的FPGA進(jìn)行重新編程；在FLASH閃存沒有廣泛使用前，這是一個(gè)特別吸引人的特征。Xilinx和Altera公司早期都銷售基于SRAM的FPGA。Actel公司則研制了另一種反熔絲結(jié)構(gòu)的FPGA。這中結(jié)構(gòu)無法現(xiàn)場重編程，在無需重新配置的情況下這是一種優(yōu)點(diǎn)。Actel公司的FPGA在連線通路上使用多取向的邏輯結(jié)構(gòu)組織。多年以來，F(xiàn)PGA主要

33、是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。今天，它們被用于各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備的組成部分；家庭個(gè)人視頻錄像機(jī)（PVR）的視頻加速器。FPGA已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。2.1.3FPGA的基本特點(diǎn)1）采用FPGA設(shè)計(jì)ASIC電路( HYPERLINK :/baike.baidu /view/380272.htm t _blank 專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5) FPGA采用高速CHMOS工藝

34、，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片編程RAM中，配置完成后，F(xiàn)PGA HYPERLINK :/baike.baidu /view/1355461.htm t _blank 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA HYPERLINK :/baike.baidu

35、 /view/1164883.htm t _blank 編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。2.2 FPGA系統(tǒng)設(shè)計(jì)流程一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉與實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工

36、具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖2-4所示。系統(tǒng)劃分編譯器代碼級(jí)功能仿真綜合器適配前時(shí)序仿真適配器CPLD/FPGA實(shí)現(xiàn)適配后仿真模型適配后時(shí)序仿真適配報(bào)告ASIC實(shí)現(xiàn)VHDL代碼或圖形方式輸入仿真綜合庫器件編程文件圖2-4 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程流程說明：1.工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。2.輸入VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。3.將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。4.進(jìn)行代碼級(jí)的功能仿

37、真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。5.利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉與具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層

38、器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（a）適配報(bào)告，包括芯片部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。2.3 Quartus簡介Quartus = 2 * ROMAN * MERGEFORMAT

39、II是Altera公司在21世紀(jì)初推出的CPLD/FPGA集成開發(fā)環(huán)境，它是該公司前一代CPLD/FPGA集成開發(fā)環(huán)境MAX+PUS= 2 * ROMAN * MERGEFORMAT II的更新?lián)Q代產(chǎn)品。Quartus= 2 * ROMAN * MERGEFORMAT II提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，其界面友好，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Quartus= 2 * ROMAN * MERGEFORMAT II提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要。Quartus= 2 * ROMAN * MERGEFORMAT II是單片可編程系統(tǒng)設(shè)計(jì)的綜合性環(huán)境和SO

40、PC開發(fā)的基本設(shè)計(jì)工具；Quartus= 2 * ROMAN * MERGEFORMAT II與Matlab和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus= 2 * ROMAN * MERGEFORMAT II可以直接利用第三方的綜合工具，如Leonardo Spectrum，并能直接調(diào)用這些工具。Quartus= 2 * ROMAN * MERGEFORMAT II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。Quartus= 2 * ROMAN * MERGEFORMAT II包括模塊化的編譯器。編譯

41、器所包含的功能模塊有分析/綜合器(Analysis&Synthesis)、適配器(Fitter)、裝配器(Assembler)、定時(shí)分析器(TimingAnalyzer)、設(shè)計(jì)輔助模塊(Design Assistant)、EDA網(wǎng)表文件生成器(EDA Netlist Writer)和編譯數(shù)據(jù)接口(Compiler Database Inerface)等。Quartus= 2 * ROMAN * MERGEFORMAT II在對(duì)設(shè)計(jì)進(jìn)行處理時(shí)可以進(jìn)行全編譯，也可以單獨(dú)運(yùn)行其中的某個(gè)功能模塊。Quartus= 2 * ROMAN * MERGEFORMAT II還包含許多十分有用的參數(shù)化的模塊庫（

42、LPM, Library of Parameterized Modules），它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分。Altera提供的LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)，在設(shè)計(jì)中合理的調(diào)用LPM可以提高效率，改善性能。有些LPM宏功能模塊的使用必須依賴于一些Altera特定器件的硬件功能，如各類存儲(chǔ)器模塊、DSP模塊、LVDS驅(qū)動(dòng)器模塊、PLL與SERDES和DDIO模塊等。Quartus= 2 * ROMAN * MERGEFORMAT II軟件加強(qiáng)了網(wǎng)絡(luò)功能，它具有最新的Internet技術(shù)，設(shè)計(jì)人員可以直接通過Internet獲得Altera的技術(shù)支持。Altera與業(yè)

43、界處于領(lǐng)先地位的EDA工具廠商組成ACCESS聯(lián)盟，確保了Altera EDA工具與這些支持Altera器件的EDA工具之間順暢接口。Quartus= 2 * ROMAN * MERGEFORMAT II軟件與其他設(shè)計(jì)工具之間的聯(lián)系更加緊密，其他工具能夠直接調(diào)用Quartus= 2 * ROMAN * MERGEFORMAT II工具進(jìn)行設(shè)計(jì)編輯，Quartus= 2 * ROMAN * MERGEFORMAT II也能調(diào)用其他工具進(jìn)行綜合仿真。Altera致力于提供電路設(shè)計(jì)人員都非常熟悉的邏輯開發(fā)環(huán)境。通過EDIF網(wǎng)表文件、SRAM目標(biāo)文件（.sof）、LPM、Verilog HDL、VHK

44、L與DesignWare）組件來共享信息，MAX+PLUS= 2 * ROMAN * MERGEFORMAT II和Quartus= 2 * ROMAN * MERGEFORMAT II軟件可與Cadence、Mentor Graphics、OrCAD、Synopsys、Synplicity、Exemplar Logic與Viewlogic等許多公司提供的多種EDA工具接口。Altera的新一代開發(fā)軟件Quartus= 2 * ROMAN * MERGEFORMAT II支持器件種類眾多，如APEX20K、Cyclone、APEX= 2 * ROMAN * MERGEFORMAT II、Exc

45、alibur、Mercury以與Stratix等新器件系列。Quartus= 2 * ROMAN * MERGEFORMAT II支持多時(shí)鐘定時(shí)分析、LogicLock基于塊的設(shè)計(jì)、SOPC、嵌SignalTap= 2 * ROMAN * MERGEFORMAT II邏輯分析儀、功率估計(jì)器等高級(jí)工具。Quartus= 2 * ROMAN * MERGEFORMAT II包含有MAX+PLUS= 2 * ROMAN * MERGEFORMAT II的GUI，且易于MAX+PLUS= 2 * ROMAN * MERGEFORMAT II的工程平穩(wěn)地過渡到Quartus= 2 * ROMAN * M

46、ERGEFORMAT II開發(fā)環(huán)境。Quartus= 2 * ROMAN * MERGEFORMAT II集成開發(fā)環(huán)境包括：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯器件設(shè)計(jì)、綜合、布局布線、驗(yàn)證和仿真等容。Quartus= 2 * ROMAN * MERGEFORMAT II軟件設(shè)計(jì)流程如下圖所示。圖2-5 Quartus= 2 * ROMAN * MERGEFORMAT II軟件設(shè)計(jì)流程圖設(shè)計(jì)輸入是將設(shè)計(jì)者所要設(shè)計(jì)的電路構(gòu)思以開發(fā)軟件要求的形式表達(dá)出來。Quartus= 2 * ROMAN * MERGEFORMAT II軟件支持模塊/原理圖輸入方式、文本輸入方式、Core輸入方式和第三方ED

47、A工具輸入方式：Quartus= 2 * ROMAN * MERGEFORMAT II軟件同時(shí)允許用戶在需要對(duì)器件編譯或編程進(jìn)行必要條件約束的特定環(huán)境下，使用分配編輯器（Assignment Editor）設(shè)定初始設(shè)計(jì)的約束條件。綜合是將VHDL語言、原理圖等設(shè)計(jì)輸入依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，生成門級(jí)電路或更底層的電路描述網(wǎng)表文件，供布局布線實(shí)現(xiàn)。布局布線也成為適配。利用適配器將邏輯綜合生成的網(wǎng)表文件映射到某一具體器件的過程。該過程包括：將設(shè)計(jì)工程的邏輯和時(shí)序要求與器件的可用資源相匹配；將每個(gè)邏輯功能分配給最好的邏輯單元位置，進(jìn)行布局和時(shí)序分析；選擇相應(yīng)的

48、互聯(lián)路徑和引腳分配。Quartus= 2 * ROMAN * MERGEFORMAT II軟件提供了豐富的布局布線工具，其中很有特色的一種是增量布局布線工具。在設(shè)計(jì)過程中，設(shè)計(jì)者所做的更改如果僅僅影響少數(shù)節(jié)點(diǎn)，則可利用該工具避免運(yùn)行全編譯。因?yàn)镼uartus= 2 * ROMAN * MERGEFORMAT II的增量布局布線工具將盡量保留以前編譯的布局布線結(jié)果，并以較快的速度完成新的編譯。在布局布線過程中，設(shè)計(jì)者還會(huì)遇到整體設(shè)計(jì)工程更改管理的情況。該工程更改管理是指在完成全編譯之后，設(shè)計(jì)者使用芯片編輯器查看設(shè)計(jì)布局布線詳細(xì)信息，并確定要更改的資源，從而避免了過多地修改設(shè)計(jì)源文件或Quartu

49、s= 2 * ROMAN * MERGEFORMAT II設(shè)置。布局布線完成后，生成可用于時(shí)序仿真的仿真文件和可用于編程的編程文件。時(shí)序分析允許用戶分析設(shè)計(jì)中所有邏輯的時(shí)序性能，并協(xié)助引導(dǎo)布局布線滿足設(shè)計(jì)中的時(shí)序分析要求。默認(rèn)情況下，時(shí)序分析作為全編譯的一部分運(yùn)行，它觀察和報(bào)告時(shí)序信息。該時(shí)序信息包括最大時(shí)鐘頻率、時(shí)鐘建立時(shí)間、時(shí)鐘保持時(shí)間、時(shí)鐘至輸出延時(shí)、引腳至引腳延時(shí)以與其他時(shí)序特性。設(shè)計(jì)者可以使用時(shí)序分析生成的信息分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能。仿真包括功能仿真和時(shí)序仿真。功能仿真又稱前仿真，是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目，以驗(yàn)證其邏輯功能的正確性。時(shí)序仿真又稱后仿真，是在考

50、慮具體適配器件的各種延時(shí)的情況下仿真設(shè)計(jì)項(xiàng)目，它是接近真實(shí)器件運(yùn)行特性的仿真。器件編程與配置指的是Quartus= 2 * ROMAN * MERGEFORMAT II編譯成功后，設(shè)計(jì)者使用器件編譯器將編輯文件下載到實(shí)際器件的過程。另外，Quartus= 2 * ROMAN * MERGEFORMAT II軟件允許用戶在設(shè)計(jì)流程的每個(gè)階段使用Quartus= 2 * ROMAN * MERGEFORMAT II圖形用戶界面、EDA工具界面或命令行界面。在整個(gè)設(shè)計(jì)流程中可以使用這些界面中的一個(gè)，也可以在不同的設(shè)計(jì)階段使用不同的界面。在線校驗(yàn)是對(duì)編輯后的CPLD器件加入實(shí)際的激勵(lì)信號(hào)進(jìn)行測(cè)試，檢查

51、是否可完成預(yù)定功能。上述任何一步出錯(cuò)，均需要回到設(shè)計(jì)輸入階段，改正錯(cuò)誤，重新按設(shè)計(jì)流程進(jìn)行設(shè)計(jì)。3系統(tǒng)算法介紹3.1曼徹斯特編碼簡介曼徹斯特編碼（Manchester Encoding），也叫做相位編碼(PE)，是一個(gè)同步時(shí)鐘編碼技術(shù)，被物理層使用來編碼一個(gè)同步位流的時(shí)鐘和數(shù)據(jù)。曼徹斯特編碼被用在以太網(wǎng)媒介系統(tǒng)中。曼徹斯特編碼提供一個(gè)簡單的方式給編碼簡單的二進(jìn)制序列而沒有長的周期沒有轉(zhuǎn)換級(jí)別，因而防止 HYPERLINK :/baike.baidu /view/198969.htm t _blank 時(shí)鐘同步的丟失，或來自低頻率位移在貧乏補(bǔ)償?shù)哪M位錯(cuò)誤。在這個(gè)技術(shù)下，實(shí)際上的二進(jìn)制數(shù)據(jù)被傳輸

52、通過這個(gè)電纜，不是作為一個(gè)序列的邏輯1或0來發(fā)送的。相反地，這些位被轉(zhuǎn)換為一個(gè)稍微不同的格式，它通過使用直接的二進(jìn)制編碼有很多的優(yōu)點(diǎn)。3.2曼徹斯特編碼的原理曼徹斯特編碼分為標(biāo)準(zhǔn)編碼方式與差分曼徹斯特編碼方式。其中，曼徹斯特編碼的每個(gè)比特位在時(shí)鐘周期只占一半，當(dāng)傳輸“1”時(shí)，在時(shí)鐘周期的前一半為高電平，后一般為低電平；而傳輸“0”時(shí)正相反。這樣，每個(gè)時(shí)鐘周期必有一次跳變，這種跳變就是位同步信號(hào)。 曼徹斯特編碼的編碼規(guī)則：在信號(hào)位中電平從低到高跳變，表示邏輯0；在信號(hào)位中電平從高到低跳變，表示邏輯1。 差分曼徹斯特編碼是曼徹斯特編碼的改進(jìn)。它在每個(gè)時(shí)鐘位的中間都有一次跳變，傳輸?shù)氖恰?”還是“0

53、”，是在每個(gè)時(shí)鐘位的開始有無跳變來區(qū)分的。差分曼徹斯特編碼比曼徹斯特編碼的變化要少，因此跟適合于傳輸高速的信息，被廣泛用于寬帶高速網(wǎng)中。然而，由于每個(gè)時(shí)鐘位都必須有一次變化，所以這兩種編碼的效率僅可達(dá)到50左右。 差分曼徹斯特編碼的編碼規(guī)則：在信號(hào)位開始時(shí)不改變信號(hào)極性，表示邏輯1；在信號(hào)位開始時(shí)改變信號(hào)極性，表示邏輯0。兩種曼徹斯特編碼是將時(shí)鐘和數(shù)據(jù)包含在數(shù)據(jù)流中，在傳輸代碼信息的同時(shí)，也將時(shí)鐘同步信號(hào)一起傳輸?shù)綄?duì)方，每位編碼中有一次跳變，不存在直流分量，因此具有自同步能力和良好的抗干擾性能。兩種編碼方式的示意圖如下圖：圖3-1 曼徹斯特編碼示意圖3.3數(shù)字調(diào)制技術(shù)概述3.3.1數(shù)字調(diào)制簡述

54、基帶信號(hào)是原始的電信號(hào)，一般是指基本的信號(hào)HYPERLINK :/ hudong /wiki/ o 波形波形，在數(shù)字通信中則指相應(yīng)的電脈沖。在無線遙測(cè)遙控系統(tǒng)和無線電技術(shù)中調(diào)制就是用基帶信號(hào)控制高頻載波的參數(shù)（振幅、頻率和相位），使這些參數(shù)隨基帶信號(hào)變化。用來控制高頻載波參數(shù)的基帶信號(hào)稱為調(diào)制信號(hào)。未調(diào)制的高頻電振蕩稱為載波（可以是正弦波，也可以是非正弦波，如方波、脈沖序列等）。被調(diào)制信號(hào)調(diào)制過的高頻電振蕩稱為已調(diào)波或已調(diào)信號(hào)。已調(diào)信號(hào)通過信道傳送到接收端，在接收端經(jīng)解調(diào)后恢復(fù)成原始基帶信號(hào)。解調(diào)是調(diào)制的反變換，是從已調(diào)波中提取調(diào)制信號(hào)的過程。在無線電通信中常采用雙重調(diào)制。第一步用數(shù)字信號(hào)或模

55、擬信號(hào)去調(diào)制第一個(gè)載波(稱為副載波）?；蛟诙嗦吠ㄐ胖杏谜{(diào)制技術(shù)實(shí)現(xiàn)多路復(fù)用（頻分多路復(fù)用和時(shí)分多路復(fù)用）。第二步用已調(diào)副載波或多路復(fù)用信號(hào)再調(diào)制一個(gè)公共載波，以便進(jìn)行無線電傳輸。第二步調(diào)制稱為二次調(diào)制。用基帶信號(hào)調(diào)制高頻載波，在無線電傳輸中可以減小天線尺寸，并便于遠(yuǎn)距離傳輸。應(yīng)用調(diào)制技術(shù)，還能提高信號(hào)的抗干擾能力。3.3.2 數(shù)字調(diào)制的分類與特點(diǎn)數(shù)字調(diào)制是指用數(shù)字?jǐn)?shù)據(jù)調(diào)制模擬信號(hào)，主要有三種形式：移幅鍵控法ASK、移頻鍵控法FSK、移相鍵控法PSK。幅度鍵控（ASK）：即按載波的幅度受到數(shù)字?jǐn)?shù)據(jù)的調(diào)制而取不同的值，例如對(duì)應(yīng)二進(jìn)制0，載波振幅為0；對(duì)應(yīng)二進(jìn)制1，載波振幅為1。調(diào)幅技術(shù)實(shí)現(xiàn)起來簡單

56、，但容易受增益變化的影響，是一種低效的調(diào)制技術(shù)。在線路上，通常只能達(dá)到1200bps的速率。頻移鍵控（FSK）：即按數(shù)字?jǐn)?shù)據(jù)的值（0或1）調(diào)制載波的頻率。例如對(duì)應(yīng)二進(jìn)制0的載波頻率為F1，而對(duì)應(yīng)二進(jìn)制1的載波頻率為F2。該技術(shù)抗干擾性能好，但占用帶寬較大。在線路上，使用FSK可以實(shí)現(xiàn)全雙工操作，通常可達(dá)到1200bps的速率。相移鍵控（PSK）：即按數(shù)字?jǐn)?shù)據(jù)的值調(diào)制載波相位。例如用180相移表示1，用0相移表示0。這種調(diào)制技術(shù)抗干擾性能最好，且相位的變化也可以作為定時(shí)信息來同步發(fā)送機(jī)和接收機(jī)的時(shí)鐘，并對(duì)傳輸速率起到加倍的作用。圖3-2 數(shù)字調(diào)制的三種基本形式 FSK的調(diào)制方式與原理3.4.1調(diào)

57、制原理移頻鍵控（FSK）又稱數(shù)字調(diào)頻，它是載波頻率隨數(shù)字信號(hào)而變化的一種調(diào)制方式。利用基帶數(shù)字信號(hào)離散取值特點(diǎn)去鍵控載波頻率以傳遞信息的一種數(shù)字調(diào)制技術(shù)。除具有兩個(gè)符號(hào)的二進(jìn)制頻移鍵控之外，尚有代表多個(gè)符號(hào)的多進(jìn)制頻移鍵控，簡稱多頻調(diào)制。一種用多個(gè)載波頻率承載數(shù)字信息的調(diào)制類型。最常見的是用兩個(gè)頻率承載二進(jìn)制1和0的雙頻FSK系統(tǒng)。頻移鍵控是利用載波的頻率變化來傳遞數(shù)字信息的。在2FSK中，載波的頻率隨二進(jìn)制基帶信號(hào)在f1和f2兩個(gè)頻率點(diǎn)間變化。故其表達(dá)式為Acos(w1t+n) 發(fā)送“1”時(shí)E2FSK(t)=Acos(w2t+n)發(fā)送“0”時(shí)典型的波形如圖3-3所示。由圖可見，2FSK信號(hào)的

58、波形（a）可以分解為波形（b）和波形（c）,也就是說，一個(gè)2FSK信號(hào)可以看成是兩個(gè)不同載頻的2ASK信號(hào)的疊加。因此，2FSK信號(hào)的時(shí)域表達(dá)式又可寫成e2FSK(t)=g(t-nT)cos(w1t+n)+n g(t-nT)cos(w2t+n)式中：g(t)為單個(gè)矩形脈沖，脈寬為Ts；1 概率為Pan= 0 概率為1-Pn是an的反碼，若an=1，則n =0；若an=0，則n =1，于是 1 概率為1-Pn= 0 概率為Pn和n分別是第n個(gè)信元（1或0）的初始相位。在移頻鍵控中，n和n不攜帶信息，通?？闪頽和n為零。因此，2FSK信號(hào)的表達(dá)式可簡化為e2FSK(t)=s1(t)cosw1t+

59、s2(t)cosw2t其中S1(t)= g(t-nTs)S 2(t)= n g(t-nTs)圖3-3 波形演示2FSK信號(hào)的產(chǎn)生方法主要有兩種。一種可以采用模擬調(diào)頻電路來實(shí)現(xiàn)；另一種可以采用鍵控法來實(shí)現(xiàn)，即在二進(jìn)制基帶矩形脈沖序列的控制下通過開工典禮對(duì)兩個(gè)不同的獨(dú)立頻率源進(jìn)行選通，使其在每一個(gè)碼元Ts期間輸出f1或f2兩個(gè)載波之一，如圖3-4所示。這兩種方法產(chǎn)生2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。而鍵控法產(chǎn)生的2FSK信號(hào)，是由電子開關(guān)在兩個(gè)獨(dú)立的頻率源之轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。圖3-4 流程圖2FSK信號(hào)的常用調(diào)制方法是采用如

60、圖3-5、3-6所示的非相干調(diào)制和相干調(diào)制。其調(diào)解原理是將2FSK信號(hào)分解為上下兩路2FSK信號(hào)分別進(jìn)行調(diào)解，然后進(jìn)行判決。這里的抽樣判決是直接比較兩路信號(hào)抽樣值的大小，可以不專門設(shè)置門限。判決規(guī)則應(yīng)與調(diào)制規(guī)則相呼應(yīng)，調(diào)制時(shí)若規(guī)定“1”符號(hào)對(duì)應(yīng)載波頻率f1，則接收時(shí)上支路的樣值較大，應(yīng)判為“1”，反之則判為“0”。圖3-5 非相干調(diào)制圖3-6 相干調(diào)制除此之外，2FSK信號(hào)還有其他調(diào)制方法，比如鑒頻法、差分檢測(cè)法、過零檢測(cè)法等。過零檢測(cè)的原理基于2FSK信號(hào)的過零點(diǎn)數(shù)隨不同的頻率而異，通過檢測(cè)過零點(diǎn)數(shù)目的多少，從而區(qū)分兩個(gè)不同頻率的信元。2FSK信號(hào)經(jīng)限幅、微分、整流后形成與頻率變化相對(duì)應(yīng)的尖