專用集成電路ChapterIC數(shù)字版圖設(shè)計(jì)方法

1、第四講集成電路版圖設(shè)計(jì)4.1 引言4.2 版圖設(shè)計(jì)技術(shù)規(guī)則4.3 電參數(shù)簡(jiǎn)介4.4 集成電路實(shí)現(xiàn)方法內(nèi)容 引 言 4.1.1 集成電路材料 制造集成電路所用的材料主要包括硅（Si）、 鍺（Ge）等半導(dǎo)體， 以及砷化鎵（GaAs）、鋁鎵砷（AlGaAs）、 銦鎵砷（InGaAs）等半導(dǎo)體的化合物， 其中以硅最為常用。 4.1.2 設(shè)計(jì)類型簡(jiǎn)介按所制造器件結(jié)構(gòu)的不同， 可把工藝分為雙極型和MOS型兩種基本類型。 由雙極工藝制造的器件， 它的導(dǎo)電機(jī)理是將電子和空穴這兩種極性的載流子作為在有源區(qū)中運(yùn)載電流的工具， 這也是它被稱為雙極工藝的原因。 MOS工藝又可分為單溝道MOS工藝和CMOS工藝。由NM

2、OS和PMOS兩種管子組成的互補(bǔ)MOS電路，即CMOS電路。 版圖設(shè)計(jì)規(guī)則 4.2.1. 設(shè)計(jì)規(guī)則的作用 集成電路的設(shè)計(jì)工程師可能并不十分了解各集成電路生產(chǎn)加工企業(yè)生產(chǎn)線的工藝水平， 那么如何保證他所設(shè)計(jì)的集成電路的版圖能夠在生產(chǎn)線上加工出來(lái)并有一定的合格率呢？ 這就要靠設(shè)計(jì)規(guī)則。 4.2.2. 設(shè)計(jì)規(guī)則描述 描述設(shè)計(jì)規(guī)則通常有兩種方式： 微米設(shè)計(jì)規(guī)則和設(shè)計(jì)規(guī)則。 微米設(shè)計(jì)規(guī)則以微米為單位直接描述版圖的最小允許尺寸; 由C.Mead和L.Conway提出的設(shè)計(jì)規(guī)則則以為基準(zhǔn)， 最小允許尺寸均表示為的整數(shù)倍。 近似等于將圖形移到硅表面上可能出現(xiàn)的最大偏差。如限制最小線寬為2， 窄了線條就可能斷開(kāi)

3、。 可以隨著工藝的改進(jìn)而線性縮小， 這就使設(shè)計(jì)變得更加靈活。 CIF（Caltech Intermediate Format）加州理工學(xué)院的中間格式碼。GDSII stream format （Graphic Database System）GDS 碼是一種二進(jìn)制碼， 它用0255（通常是63）之間的數(shù)表示工藝圖層。 表2 -1是典型的CMOS工藝各層表示方法。OASIS (Open Artwork System Interchange Standard)As of October 2004, many EDA software vendors have begun to support th

4、is new format, OASIS, which may replace GDSII. 版圖各圖層表達(dá)格式表 2 -1 典型CMOS工藝層圖 通常CIF碼的第一個(gè)字母表示工藝類別， 如C代表CMOS工藝， N代表NMOS工藝， S代表SOI工藝; 第二個(gè)字母代表某一層。 表2 -2是MOSIS以為基準(zhǔn)的可升級(jí)的CMOS工藝設(shè)計(jì)規(guī)則（SCMOS設(shè)計(jì)規(guī)則）， 取不同的值可適應(yīng)MOSIS幾條（0.352m）不同的工藝線。 表2 -2 SCMOS設(shè)計(jì)規(guī)則 圖2 -14是SCMOS設(shè)計(jì)規(guī)則的圖解。 需要說(shuō)明的是, 表 2 - 2的規(guī)則4中，將N+與 P+反過(guò)來(lái)一樣成立； 另外還有鈍化規(guī)則沒(méi)有講，

5、這部分規(guī)則是用微米表示的， 它不能隨的變動(dòng)而升級(jí)。 規(guī)則5b是規(guī)則5的替代， 規(guī)則5要求多晶硅對(duì)接觸孔要有1.5的覆蓋， 當(dāng)這個(gè)要求不能滿足時(shí)可用規(guī)則5b。 同樣， 規(guī)則6b是規(guī)則6的替代。 圖2 - 14 SCMOS設(shè)計(jì)規(guī)則圖示電參數(shù)設(shè)計(jì)規(guī)則 4.3.1 電阻值的估算 a. 薄層電阻 考慮最簡(jiǎn)單的情形， 一塊薄的矩形均勻?qū)щ姴牧希ㄈ鐖D2 -15所示）的電阻為（2 -10） 圖2 - 15 矩形薄層電阻式中：導(dǎo)電材料的電阻率； W矩形薄層電阻寬度; L矩形薄層電阻長(zhǎng)度； t矩形薄層電阻厚度。 方塊電阻 （2 -11） （2 -12） 則 表2 -3 常用材料的方塊電阻 b. 非矩形電阻的計(jì)算

6、版圖設(shè)計(jì)中往往會(huì)遇到許多非矩形形狀的電阻， 如果是標(biāo)準(zhǔn)圖形（平行四邊形、 直角梯形、 等腰梯形）， 也有相應(yīng)的公式可計(jì)算它的相對(duì)電阻（見(jiàn)圖2 -16）。 圖2 -17所示形狀的相對(duì)電阻可用表2 -4進(jìn)行估算。 圖2 - 16 標(biāo)準(zhǔn)圖形電阻值(虛線為電流的出入口) (a) 長(zhǎng)方形； (b) 平行四邊形； (c) 直角梯形； (d) 等腰梯形圖2 - 17 非標(biāo)準(zhǔn)圖形電阻值估算(虛線為電流的出入口) 表2 -4 非標(biāo)準(zhǔn)圖形電阻估算取值表 c. 溝道電阻MOS管的伏安特性通常是非線性的， 為了估算它的性能， 用“溝道電阻”來(lái)近似它的行為， 這有時(shí)是非常有效的。 在線性區(qū)溝道電阻可表示為: （2 -1

7、3） （2 -14） 式中：UGS柵源電壓； UT閾值電壓； C0柵電容。 4.3.2 MOS電容 集成電路器件結(jié)構(gòu)中，將導(dǎo)電層以絕緣介質(zhì)隔離就形成了電容。 MOS集成電路中的寄生電容主要包括MOS管的寄生電容以及由金屬、多晶硅和擴(kuò)散區(qū)連線形成的連線電容。 寄生電容及與其相連的等效電阻的共同作用決定了MOS電路系統(tǒng)的動(dòng)態(tài)響應(yīng)（開(kāi)關(guān)速度）。 一個(gè)接有負(fù)載的MOS邏輯門(mén)輸出端的總的負(fù)載電容包括下面幾部分： (1) 柵極電容： 與該邏輯門(mén)輸出端相連各管的輸入電容。 (2) 擴(kuò)散區(qū)電容：與該邏輯門(mén)輸出端相連的漏區(qū)電容。 (3) 布線電容： 該邏輯門(mén)輸出端連到其它各門(mén)的連線形成的電容。 因此， 對(duì)電路設(shè)

8、計(jì)人員來(lái)說(shuō), 了解寄生電容的來(lái)源、 特性及其變化規(guī)律是很有必要的。 4.3.2.1.MOS電容特性 MOS電容的特性與柵極上所加的電壓緊密相關(guān)， 這是因?yàn)榘雽?dǎo)體的表面狀態(tài)隨柵極電壓的變化可處于積累層、 耗盡層、 反型層三種狀態(tài)。 1) 積累層 對(duì)P型襯底材料上的N型MOS器件， 當(dāng)UG0時(shí)， 柵極上的負(fù)電荷吸引襯底中的空穴趨向硅的表面， 形成積累層。 這時(shí)， MOS器件的結(jié)構(gòu)就像平行平板電容器， 柵極和高濃度空穴積累層分別是平板電容器的兩個(gè)極板（見(jiàn)圖2 -18（a）。 由于積累層本身是和襯底相連的， 所以柵電容可近似為 （2 -15） 式中:0真空介電常數(shù)； oxSiO2的相對(duì)介電常數(shù)， 其值

9、是3.9； toxSiO2層的厚度; A柵極的面積。 圖2 - 18 MOS電容特性 (a) 積累層； (b) 耗盡層； (c) 反型層； (d) 電容特性 2) 耗盡層 當(dāng)0UGUT， 這時(shí)P型襯底中的電子（少數(shù)載流子）被吸引到表面， 形成反型層， 實(shí)際上就是N型導(dǎo)電溝道（見(jiàn)圖2 -18（c）。 由于在柵極下面形成了一個(gè)導(dǎo)電能力很強(qiáng)的反型層， 在低頻時(shí)， 柵極電容又變?yōu)镃0。但是， 反型層中的載流子（電子）不能跟隨柵電壓的高頻變化， 因此， 高頻時(shí)的柵極電容仍然是最大耗盡狀態(tài)下的柵極電容（見(jiàn)圖2 -18（d）， 即 CGB=C0 （頻率低于100 Hz） （高頻率） 4.3.2.2. MOS

10、器件的電容 上面僅僅討論了MOS器件中柵極對(duì)襯底的電容， MOS器件中完整的寄生電容如圖 2 -19（a）所示。 圖2 - 19 MOS器件電容 (a) 寄生電容示意圖； (b) 寄生電容電路符號(hào)示意圖 這里假定柵極對(duì)源區(qū)和漏區(qū)沒(méi)有交迭， 這符合硅柵自對(duì)準(zhǔn)工藝的情況。 圖2 -19中的電容分別是： CGS、 CGD柵極對(duì)溝道的集總電容， 分別集中在溝道的源區(qū)端和漏區(qū)端； CSB、 CDB分別為源區(qū)和漏區(qū)對(duì)襯底的電容； CGB柵極對(duì)襯底的電容。 圖2 -19（b）是用寄生電容的電路符號(hào)繪制的MOS器件電容模型示意圖， 由圖可見(jiàn), MOS器件柵極電容由三部分組成： CG=CGS+CGD+CGB （

11、2 -18） MOS管的柵極電容在三個(gè)工作區(qū)的特性是不一樣的， 下面分別說(shuō)明。 (1) 截止區(qū)（UGSUDS）。 在線性區(qū)耗盡層深度基本不變， 所以CGB為常數(shù)。 但此時(shí)導(dǎo)電溝道已經(jīng)形成， CGS 和CGD就必須加以考慮， 這兩個(gè)電容與柵極電壓的大小有關(guān)， 其值可用下式估算：（2 -19） (3) 飽和區(qū)（UGS-UTUDS）。 此時(shí)溝道是一強(qiáng)反型層， 靠近漏區(qū)的一端被夾斷， 因此CGD=0， 而CGS增加為（2 -20）在以上三個(gè)工作區(qū)內(nèi)， 柵極電容的計(jì)算公式列于表2 -5。 表 2 -5 MOS柵極電容近似值 （表中=0ox） 圖2 - 20 總的柵極電容與UGS的關(guān)系 MOS管總的柵極電

12、容的某些成分和柵極電壓有緊密聯(lián)系， 但總的柵極電容只有在開(kāi)啟電壓附近隨UGS變化較大（圖2 -20）， 其它區(qū)域均近似等于柵氧化層電容C0。 對(duì)于數(shù)字電路中的開(kāi)關(guān)式器件， UGS可以很快通過(guò)該區(qū)域， 因此， 通?？梢哉J(rèn)為（2 -21） 4.3.2.2 擴(kuò)散區(qū)電容 MOS管的源區(qū)和漏區(qū)都是由淺的N+擴(kuò)散區(qū)或P+擴(kuò)散區(qū)構(gòu)成的， 擴(kuò)散區(qū)也用作互連線。 這些擴(kuò)散區(qū)對(duì)襯底（或阱）就有寄生電容存在， 寄生電容的大小與將擴(kuò)散區(qū)和襯底（或阱）隔開(kāi)的耗盡層的有效面積成正比， 與擴(kuò)散區(qū)和襯底（或阱）之間的電壓有關(guān)。 由于擴(kuò)散區(qū)總是有一定深度的， 擴(kuò)散區(qū)對(duì)襯底（或阱）的結(jié)面積就包括底部面積和周?chē)膫?cè)壁面積兩部分（如

13、圖2 -21所示）。 擴(kuò)散區(qū)的厚度往往可以看成一個(gè)常數(shù)， 這樣側(cè)壁面積就和側(cè)壁周長(zhǎng)成正比。 因此, 總的擴(kuò)散電容可表示為 Cd=Cja(ab)+Cjp(2a+2b) （2 -22） 式中： Cja擴(kuò)散區(qū)底部每平方微米的擴(kuò)散電容； Cjp擴(kuò)散區(qū)側(cè)壁每微米周長(zhǎng)的擴(kuò)散電容； a, b擴(kuò)散區(qū)的長(zhǎng)和寬。 圖 2 - 21 擴(kuò)散電容 (a) 擴(kuò)散電容基本結(jié)構(gòu)； (b) 擴(kuò)散電容模型 隨著工藝的改進(jìn)， 在擴(kuò)散區(qū)面積逐漸減小的情況下， 側(cè)壁電容就變得非常重要了。 典型N阱1 m工藝擴(kuò)散電容值列于表2 -6中。 表2 -6 典型N阱1 m工藝擴(kuò)散電容值 (單位： pF/m2) 由于耗盡層的厚度和結(jié)兩邊的電壓Uj

14、有關(guān)， 所以Cja 和Cjp都是結(jié)電壓Uj的函數(shù)， 即（2 -23） 式中：Cj0Uj = 0時(shí)的結(jié)電容; B結(jié)的內(nèi)建電勢(shì)（約為0.6 V）; m梯度因子， 它與結(jié)附近的雜質(zhì)分布有關(guān)（約為0.30.5）。 4.3.2.3 布線電容 金屬、 多晶硅、 擴(kuò)散區(qū)常被用作互連線， 它們相互之間以及它們與襯底之間都會(huì)形成電容。 采用簡(jiǎn)單的平行板電容器模型可粗略估計(jì)這些電容值的大小為（2 -24） 式中:介質(zhì)的絕對(duì)介電常數(shù)； t介質(zhì)的厚度; A互連線的面積。 平行板電容模型忽略了由邊緣電場(chǎng)引起的邊緣效應(yīng)。 互連線對(duì)襯底及互連線之間都有邊緣效應(yīng)（見(jiàn)圖2 -22）， 這樣就使按（2 -22）式估算的電容比實(shí)際

15、值要小。 隨著連線的寬度和高度按比例縮小， 邊緣效應(yīng)的影響就更加顯著。 要進(jìn)一步提高估算精度， 就要采用其它更為復(fù)雜的模型。圖 2 - 22 平行板電容及邊緣效應(yīng)集成電路實(shí)現(xiàn)方法可歸納為兩大類:版圖設(shè)計(jì)法 全定制設(shè)計(jì)法(模擬IC)標(biāo)準(zhǔn)單元設(shè)計(jì)法(數(shù)字IC)現(xiàn)場(chǎng)可編程器件法ROM、PROM、EPROM、EEPROM系列PAL、GAL系列CPLD、FPGA系列版圖的基本要素一、全定制版圖設(shè)計(jì)方法Full-Custom Design Approach 以人工設(shè)計(jì)為主計(jì)算機(jī)作為繪圖與規(guī)則檢查工具起輔助作用元器件, 最佳尺寸（性能、驅(qū)動(dòng)力、面積） 拓?fù)浣Y(jié)構(gòu), 要有最合理的布局（面積） 連線, 要尋找到最

16、短路徑（延時(shí)） 全定制設(shè)計(jì)IC的特點(diǎn)設(shè)計(jì)成本高（人工慢、貴、上市時(shí)間長(zhǎng)）制造成本低（面積小，更多的產(chǎn)出）性能好（連線短，延時(shí)?。┤ㄖ瓢鎴D設(shè)計(jì)適應(yīng)對(duì)象產(chǎn)量浩大的通用集成電路從成本與性能考慮模擬集成電路、高壓及大功率集成電路器件多樣、電路形式無(wú)規(guī)則（相對(duì)于數(shù)字電路而言）數(shù)字電路中最底層的基本單元（如標(biāo)準(zhǔn)邏輯單元、I/O單元） 因性能最佳、面積最小的要求簡(jiǎn)單、規(guī)模較小而又有一定批量的專用電路 在設(shè)計(jì)者力所能及的情況下做到最優(yōu)( 時(shí)間與正確性把握的折中) 18 bit 音頻 DAC 版圖2.4 GHz PLL（鎖相環(huán)）版圖漏電保護(hù)器ASIC芯片(0.5um)優(yōu)化設(shè)計(jì)（2.2 0.72 mm2）工藝改

17、進(jìn)（0.6um 0.5um）管子寬長(zhǎng)比的優(yōu)化（最小尺寸）算法的優(yōu)化（計(jì)數(shù)器的復(fù)用）邏輯單元的優(yōu)化（DFF 從22只管子 16只管子）1.8mm1.2mm0.9mm0.8mm65nm 2.4GHz，6GHz 小數(shù)分頻 PLL二、半定制設(shè)計(jì)方法（標(biāo)準(zhǔn)單元法）Semi-Custom Design Approach標(biāo)準(zhǔn)單元法也叫庫(kù)單元法，用在數(shù)字IC設(shè)計(jì)中。先將IC設(shè)計(jì)中可能會(huì)遇到的所有基本邏輯單元(包括I/O單元)的版圖用全定制的方法設(shè)計(jì)好后存入庫(kù)中 按照最佳設(shè)計(jì)原則 遵照一定的外形尺寸約束實(shí)際設(shè)計(jì)ASIC時(shí) 從單元庫(kù)中調(diào)出所要的單元版圖 按照一定的拼接規(guī)則拼接 留出平行且寬度可調(diào)的布線通道（水平與

18、垂直走線分層） 標(biāo)準(zhǔn)單元法中“等高不等寬”原則基本邏輯單元的邏輯功能和驅(qū)動(dòng)能力不同, 其版圖面積也不同單元版圖設(shè)計(jì)必須滿足一個(gè)約束條件在某一個(gè)方向上它們的尺寸必須是完全一致的： 寬度可以不一, 但高度卻必須完全相等 這就是所謂的“等高不等寬”原則這一原則是標(biāo)準(zhǔn)單元設(shè)計(jì)法得以實(shí)施的根本保證既保證了器件的多元化，又保證了走線通道標(biāo)準(zhǔn)單元版圖布局PADChannelCell0.18um Process 示例1P6M標(biāo)準(zhǔn)單元法的特點(diǎn)布線通道當(dāng)兩排元件之間的連線較少時(shí), 布線通道就窄些, 以減少浪費(fèi); 當(dāng)兩排元件之間的連線較多時(shí), 布線通道就寬些, 以保證100%的布通率I/O壓焊塊四周I/O壓焊塊的個(gè)數(shù)根據(jù)實(shí)際需要安置，面積或受CORE限制，或受I/O個(gè)數(shù)限制邏輯單元同一種功能的邏輯門(mén)，可有不同的版圖尺寸（寬度），用戶可根據(jù)對(duì)驅(qū)動(dòng)能力的不同需求調(diào)用不同寬度的單元標(biāo)準(zhǔn)單元法的特點(diǎn)標(biāo)準(zhǔn)單元法中的單元庫(kù)和庫(kù)單元標(biāo)準(zhǔn)單元法中一個(gè)很重要的工作是建 庫(kù), 繁復(fù)的建庫(kù)工作需要大量人力和時(shí)間的投入每一種邏輯功能需要相應(yīng)的庫(kù)單元與之對(duì)應(yīng), 但同一種邏輯的單元也會(huì)因?yàn)轵?qū)動(dòng)能力的不同而有著不同的型號(hào)名稱和不同的版圖面積單元庫(kù)中的每個(gè)庫(kù)單元都有三種