數(shù)字系統(tǒng)設(shè)計試卷：2006年VHDL試卷B答案

1、姓名 學(xué)號 學(xué)院 專業(yè) 座位號 ( 密 封 線 內(nèi) 不 答 題 )密封線線_ _ 誠信應(yīng)考,考試作弊將帶來嚴(yán)重后果！ 華南理工大學(xué)期末考試 數(shù)字系統(tǒng)設(shè)計 試卷注意事項：1. 考前請將密封線內(nèi)各項信息填寫清楚； 2. 所有答案請直接答在試卷上(或答題紙上)； 3考試形式：開（閉）卷； 4. 本試卷共 大題，滿分100分，考試時間120分鐘。題 號一二三四五總分得 分評卷人一 簡答題 （每題答案文字量不超過200個字，共25分）在用VHDL語言描述數(shù)字電路系統(tǒng)時，經(jīng)常會用到信號和變量，它們的區(qū)別在那里？答：信號是為了指定電路內(nèi)部某一節(jié)點。 而變量通常只是為了程序運算的方便。變量并不代表實際電路的某

2、一組件值卻是一條信號線的物理意義，所以會有立即結(jié)果。其賦值符號為“：=”。信號對象卻是代表電路的寄存器效果。其賦值符號為“=”。VHDL語言的特點是什么？從抽象的層次而言，VHDL語句可分成幾個大類？具體類別是什么？答：VHDL語言可描述一個數(shù)字電路的輸入、輸出以及相互間的行為與功能。其特有的層次性-由上而下的 結(jié)構(gòu)式語法結(jié)構(gòu)適合大型設(shè)計項目的團隊合作。（2分）從抽象的層次而言，VHDL的語句分成以下4個大類：行為式、數(shù)據(jù)流、結(jié)構(gòu)式和寄存器傳輸式（3分）簡述功能仿真和時序仿真的區(qū)別。答：功能仿真：在未經(jīng)布線和適配之前，使用VHDL源程序綜合后的文件進行仿真。（2.5）時序仿真：將VHDL設(shè)計綜

3、合后，再由FPGACPLD適配器映射于具體芯片后得到的文件進行仿真。（2.5） 從邏輯設(shè)計轉(zhuǎn)換成電路實現(xiàn)的物理設(shè)計過程中，迭代是一類很有用的技術(shù)。其具體含義是什么？常用的迭代技術(shù)有哪幾種？它們各自的優(yōu)缺點是什么？答：迭代的思想是利用問題本身包含的結(jié)構(gòu)特性，用簡單的邏輯子網(wǎng)絡(luò)代替復(fù)雜的組合邏輯網(wǎng)絡(luò)，實現(xiàn)要求的處理功能。從而最大限度降低了邏輯網(wǎng)絡(luò)的設(shè)計難度，簡化了設(shè)計過程，提高系統(tǒng)的性能/價格比。（2）常用的迭代技術(shù)有時間迭代、空間迭代，也可以是兩者的組合。（1）時間迭代速度慢，硬件簡單。（1）空間迭代速度快，硬件復(fù)雜。（1）5參考圖(a)，簡述ASM圖與一般程序流程圖之間的主要區(qū)別。具體說明該圖

4、所描述的時序功能。說明圖（b）、（c）的區(qū)別。 答：ASM圖相比一般程序流程圖，隱含了時序關(guān)系，與硬件有很好的對應(yīng)關(guān)系。（1分） 圖a 時序功能如下：在S1狀態(tài)中，ST賦1值，并判斷輸入A的值，如A為1，則把R寄存器賦0，在下一個時鐘進入S3狀態(tài)，如A值為0，則在下一個時鐘進入S2狀態(tài)，并把F+1賦值給F，在第二個時鐘進入S3狀態(tài)。（2分）圖b中 Z在狀態(tài)末置為1，直到重新賦值才改變。（1分）圖c中ENABLE只在這個狀態(tài)中為1，其余為0。（1分） 二、 改錯題。（20分） 1、下面是要產(chǎn)生某電路VHDL語言部分描述，請問描述的是什么電路？為什么？如要產(chǎn)生一個二路選擇器，如何修改？（10分）P

5、rocess (clk,a,b) （應(yīng)把b去掉）Begin if clk=1 then y=a; end if;End process;答：此電路產(chǎn)生一個鎖存器，因為進程中包含了if語句的不完整描述，并且是對電平敏感。（4分）如要產(chǎn)生一個二路選擇器，則用以下描述（6分）Process (clk,a,b)Begin if clk=1 then y=a; else y=b; end if;End process;2、下述為四選一多路選擇器的VHDL描述(文件名為mux4.vhd)。指出描述中哪個地方有錯,簡述其原因并改正。（10分） Use IEEE.std_logic_1164.all;Enti

6、ty mux is port ( input : in std_logic_vector (3 downto 0 ); a, b: in std_logic; y: out std_logic ;)End mux;Architecture behav of mux is signal sel :std_logic_vector(1 downto 0);Begin process(input , sel )begin if (sel=“00”) then y=input(0); elseif (sel=“01”) then y=input(1); elseif (sel=“10”) then y

7、=input(2); elsif (sel=“11”) then y=input(3); else y=Z; end if; End behav;改正： .加入LIBRARY IEEE; （1分） Use IEEE.std_logic_1164.all;Entity mux is mux改成mux4（1分） port ( input : in std_logic_vector (3 downto 0 ); a, b: in std_logic; y: out std_logic ;).“；”放在括號后面（1分）End mux; . mux改成mux4（1分）Architecture behav

8、 of mux is . mux改成mux4（1分） signal sel :std_logic_vector(1 downto 0);Begin process(input , sel )begin . sel=b & a; （2分） if (sel=“00”) then y=input(0); elseif (sel=“01”) then y=input(1);elseif改成elsif（1分） elseif (sel=“10”) then y=input(2); elseif改成elsif（1分） elsif (sel=“11”) then y=input(3); else y=Z; e

9、nd if; 加入end process; （1分） End behav;下圖是交通燈電路的ASM圖，并用雙進程狀態(tài)機描述，請在空白處填入合適語句, 使程序完整正確。（10分）Entity traffic is Port ( reset, clk: in std_logic; car,timed: in std_logic; major_green, minor_green:out std_logic）； end entity;Architecture asm of traffic is type state_type is ( G , R ); signal present_state, n

10、ext_state : state_type;Begin（5分） seq: process(reset,clk) begin if reset=1 then present_state=G; elsif clkevent and clk=1 then present_state =next_state; end if end process; com: process （present_state, car, timed) begin start_timer major_green=1;minor_green=0;if (car=1) then start_timer=1; next_stat

11、e=R;else next_state （5分） major_green=0; minor_green=1; if timed=1 then next_state=G; else next_state=R; end if; end case; end process ;End asm;四、 根據(jù)下述VHDL程序，畫出對應(yīng)電路的邏輯圖。（15分）Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Entity fadd8 is port ( a , b : in std_logic_vector(7 d

12、ownto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0);End fadd8 ;Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal carry_ou

13、t : std_logic ;Begin U1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sun(3 downto 0); U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sun(7 downto 4);End stru; 答：五、設(shè)計題（25分）如下圖所示，某數(shù)字系統(tǒng)有兩條輸入線分別為CONTROL和DATA。有一條輸出應(yīng)答線READY和8位輸出總線Z。從DATA數(shù)據(jù)線上輸入的是8為串行數(shù)據(jù)。串行輸入數(shù)據(jù)可以從低位到高位依次輸入，也可以從高位到低位依次輸入。輸出數(shù)據(jù)最高位到最低位必須從Z7，Z6，Z0依次并行輸出。當(dāng)系統(tǒng)準(zhǔn)備接受新的數(shù)據(jù)時READY信號置1，并監(jiān)視輸入信號CONTROL。當(dāng)CONTROL線在連續(xù)二個時鐘周期為1時，