數(shù)字系統(tǒng)設(shè)計(jì)試卷：10A卷數(shù)字系統(tǒng)設(shè)計(jì)

1、姓名 學(xué)號(hào) 學(xué)院 專業(yè) 座位號(hào) ( 密 封 線 內(nèi) 不 答 題 )密封線線_ _ 誠信應(yīng)考,考試作弊將帶來嚴(yán)重后果！ 華南理工大學(xué)期末考試 數(shù)字系統(tǒng)設(shè)計(jì) 試卷A注意事項(xiàng)：1. 考前請(qǐng)將密封線內(nèi)各項(xiàng)信息填寫清楚； 2. 所有答案請(qǐng)直接答在試卷上(或答題紙上)； 3考試形式：開（閉）卷； 4. 本試卷共 大題，滿分100分，考試時(shí)間120分鐘。題 號(hào)一二三四五六總分得 分評(píng)卷人一選擇題(每小題3分，共24分)1. 為了得到高效可綜合的同步電路，下列對(duì)時(shí)鐘的描述，不正確的是（）A避免使用混合時(shí)鐘 B. 避免使用門控時(shí)鐘C避免模塊內(nèi)部產(chǎn)生時(shí)鐘 C. 同時(shí)使用時(shí)鐘的上下邊沿2. VHDL語言是一種結(jié)構(gòu)化

2、設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體包括實(shí)體與結(jié)構(gòu)體兩部分，下面關(guān)于結(jié)構(gòu)體描述正確的是（ ）A. 結(jié)構(gòu)體描述了電路模塊對(duì)外的接口信息B. 對(duì)應(yīng)一個(gè)實(shí)體，結(jié)構(gòu)體的描述方法是唯一的C. 結(jié)構(gòu)體描述了器件綜合的約束內(nèi)容D. 結(jié)構(gòu)體一般有三種描述方法：行為描述法、數(shù)據(jù)流描述法、結(jié)構(gòu)描述法3. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，下列對(duì)CPLD和FPGA結(jié)構(gòu)與工作原理的描述中，正確的是( )A. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件B. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置D. FPGA全稱為復(fù)雜可編程邏輯器件4.

3、 下列語句中不屬于不能綜合的VHDL描述是（ ）A. 延時(shí)模型中，after后面設(shè)置的時(shí)間延遲B. wait for 結(jié)構(gòu) C. forloop語句D. 信號(hào)或變量的初始值5. 下列電路模塊中屬于時(shí)序電路的是（ ）A. 優(yōu)先級(jí)編碼器B. 3-8譯碼器C. JK觸發(fā)器D. 異或門電路6. 下列關(guān)于同步電路和異步電路的說法不正確的是（）A同步電路可以消除毛刺和內(nèi)部歪斜的數(shù)據(jù)，異步電路不行B同步電路具有可移植性，而異步電路很難重用和維護(hù)C同步電路與異步電路相比將會(huì)消耗更多的邏輯門資源D一般來說，同步電路比異步電路速度較快且電源消耗較少7. 綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，錯(cuò)誤的

4、是( )。A.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA / CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。8. ( ) 不屬于FPGA的基本組成。A 可編程邏輯塊CLB B 可編程互連單元（I/O）C SRAM D 乘積項(xiàng)單元二簡答題（20分）1. 什么是信號(hào)建立時(shí)間?（2分）什么是信號(hào)保持時(shí)間？（2分）2. 簡述信號(hào)與變量的區(qū)別（5分）3. 根據(jù)ASM圖畫出時(shí)序圖。（4分） 4 請(qǐng)指

5、出下列結(jié)構(gòu)體錯(cuò)誤的原因，并改正。（7分）Entity test isPort(clk,sel_en:in std_logic;Din_A,Din_B: in std_logic_vector(3 downto 0);Dout: out std_logic_vector(3 downto 0);End test;Architecture beh of test isbeginProc_a: process(clk) begin if clkevent and clk=1 then Dout=Din_A; end if; end process;Proc_b:process(sel_en) beg

6、in if sel_en=1 then Dout=Din_B; end if; end process; 三根據(jù)下述VHDL程序，畫出對(duì)應(yīng)電路的邏輯圖。（15分）Library IEEE;Use IEEE.std_logic_1164.all;Use IEEE.std_logic_unsigned.all;Entity fadd8 is port ( a , b : in std_logic_vector(7 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (7downto 0);End fa

7、dd8 ;Architecture stru of fadd8 is Component fadd4 port ( a , b: in std_logic_vector(3 downto 0) ; ci: in std_logic; co: out std_logic; sum: out std_logic_vector (3 downto 0) ); End component; Signal carry_out : std_logic ;Begin U1: fadd4 port map( a( 3 downto 0), b(3 downto 0), ci, carry_out, sun(3

8、 downto 0); U2: fadd4 port map( a( 7 downto 4), b(7 downto 4), carry_out, co, sun(7 downto 4);End stru;四設(shè)計(jì)題（二選一作答，請(qǐng)?jiān)谧鞔鸬念}前打“”，15分）1. 請(qǐng)用VHDL語言設(shè)計(jì)一個(gè)十六進(jìn)制可逆計(jì)數(shù)器，控制信號(hào)updn=1時(shí)計(jì)數(shù)器加1，updn=0時(shí)計(jì)數(shù)器減1。2. 下圖所示電路是某數(shù)字系統(tǒng)的控制器。其中Z是系統(tǒng)數(shù)據(jù)處理器的狀態(tài)信號(hào)；C1和C2是控制器輸出的控作信號(hào)。試畫出該控制器的ASM圖。五. 設(shè)計(jì)題：作為機(jī)械開關(guān)的鍵盤，在按鍵盤操作時(shí)，由于機(jī)械觸點(diǎn)的彈性及電壓突跳等原因，在觸點(diǎn)閉合或開啟的瞬間會(huì)出現(xiàn)電壓抖動(dòng)，如下圖所示。為保證按鍵識(shí)別準(zhǔn)確，請(qǐng)用狀態(tài)機(jī)進(jìn)行消抖處理。假設(shè)按鍵按下時(shí)為低電平，狀態(tài)機(jī)實(shí)現(xiàn)消抖原理是：按鍵去抖動(dòng)的關(guān)鍵在于提取穩(wěn)定的低電平狀態(tài)，濾除前沿、后沿抖動(dòng)毛刺。對(duì)于一個(gè)按鍵信號(hào)，可以用一個(gè)脈沖對(duì)它進(jìn)行采樣，如果連續(xù)三