EDA常用電路設(shè)計(jì)程序講課講稿

1、Good is good, but better carries it.精益求精，善益求善。EDA常用電路設(shè)計(jì)程序-用VHDL進(jìn)行基本邏輯電路設(shè)計(jì)總結(jié)組合邏輯電路設(shè)計(jì)、時(shí)序邏輯電路設(shè)計(jì)、狀態(tài)機(jī)設(shè)計(jì)、存儲(chǔ)器設(shè)計(jì)（調(diào)用宏功能模塊進(jìn)行設(shè)計(jì)）1組合邏輯電路設(shè)計(jì)常見(jiàn)組合邏輯電路設(shè)計(jì)主要有：基本門(mén)電路、3-8譯碼器、8-3線優(yōu)先編碼器、比較器、多路選擇器、三態(tài)門(mén)電路、單向總線驅(qū)動(dòng)器、雙向總線緩沖器等。1.1基本門(mén)電路基本門(mén)電路用VHDL語(yǔ)言來(lái)描述十分方便。為方便起見(jiàn)，在下面的兩輸入模塊中，使用VHDL中定義的邏輯運(yùn)算符，同時(shí)實(shí)現(xiàn)一個(gè)與門(mén)、或門(mén)、與非門(mén)、或非門(mén)、異或門(mén)及反相器的邏輯。LIBRARYIEEE；

2、USEIEEE.STD_LOGIC_1164.ALL；ENTITYGATEISPORT(A，B：INSTD_LOGIC；YAND,YOR,YNAND,YNOR,YNOT,YXOR：OUTSTD_LOGIC)；ENDGATE；ARCHITECTUREARTOFGATEISBEGINYAND=AANDB；-與門(mén)輸出YOR=AORB；-或門(mén)輸出YNAND=ANANDB；-與非門(mén)輸出YNOR=ANORB；-或非門(mén)輸出YNOT=ANOTB；-反相器輸出YXOR=AXORB；-異或門(mén)輸出ENDART；1.23-8譯碼器下面我們分別以2種方法描述一個(gè)3-8譯碼器。方法1：使用CASE_WHEN語(yǔ)句LIBRA

3、RYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYDECODERISPORT(SEL：INSTD_LOGIC_VECTOR(2DOWNTO0)；EN:INSTD_LOGIC;-加使能控制端Y：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；END;ARCHITECTUREART1OFDECODERISBEGINPROCESS(SEL,EN)BEGINYY(0)Y(1)Y(2)Y(3)Y(4)Y(5)Y(6)Y(7)NULL；ENDCASE；ELSEY=”11111111”;ENDIF;ENDPROCESS;ENDART1；方法2：使用條件選擇WHENE

4、LSE語(yǔ)句ARCHITECTUREART2OFDECODERISBEGINY(0)=0WHEN(EN=1ANDSEL=000)ELSE1；Y(1)=0WHEN(EN=1ANDSEL=001)ELSE1；Y(2)=0WHEN(EN=1ANDSEL=010)ELSE1；Y(3)=0WHEN(EN=1ANDSEL=011)ELSE1；Y(4)=0WHEN(EN=1ANDSEL=100)ELSE1；Y(5)=0WHEN(EN=1ANDSEL=101)ELSE1；Y(6)=0WHEN(EN=1ANDSEL=110)ELSE1；Y(7)=0WHEN(EN=1ANDSEL=111)ELSE1；ENDART2

5、；注意：使用了8條WHENELSE語(yǔ)句1.38-3線優(yōu)先編碼器8-3線優(yōu)先編碼器輸入信號(hào)為y0、y1、y2、y3、y4、y5、y6和y7，輸出信號(hào)為OUT0、OUT1和OUT2。輸入信號(hào)中y0的優(yōu)先級(jí)別最低，依次類推，y7的優(yōu)先級(jí)別最高。下面我們用兩種方法設(shè)計(jì)8-3線優(yōu)先編碼器。方法1：使用條件賦值語(yǔ)句LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYENCODERISPORT(y0，y1，y2，y3，y4，y5，y6，y7：INSTD_LOGIC；OUT0，OUT1，OUT2：OUTSTD_LOGIC)；ENDENCODER；ARCHITECTUREA

6、RT1OFENCODERISSIGNALOUTS：STD_LOGIC_VECTOR(2DOWNTO0)；BEGINOUTS(2DOWNTO0)=111”WHENy7=1ELSE110WHENy6=1ELSE101WHENy5=1ELSE100WHENy4=1ELSE011WHENy3=1ELSE010WHENy2=1ELSE001WHENy1=1ELSE000WHENy0=1ELSEXXX；OUT0=OUTS(0)；OUT1=OUTS(1)；OUT2=OUTS(2)；ENDART1；方法2：使用IF語(yǔ)句LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYE

7、NCODERISPORT(IN1：INSTD_LOGIC_VECTOR(7DOWNTO0)；OUT1：OUTSTD_LOGIC_VECTOR(2DOWNTO0)；ENDENCODER；ARCHITECTUREART2OFENCODERISBEGINPROCESS(IN1)BEGINIFIN1(7)=1THENOUT1=111；ELSIFIN1(6)=1THENOUT1=110；ELSIFIN1(5)=1THENOUT1=101；ELSIFIN1(4)=1THENOUT1=100；ELSIFIN1(3)=1THENOUT1=011；ELSIFIN1(2)=1THENOUT1=010；ELSIFI

8、N1(1)=1THENOUT1=001；ELSIFIN1(0)=1THENOUT1=000；ELSEOUT1=XXX；ENDIF；ENDPROCESS；ENDART2；1.4加法器帶進(jìn)位的4位加法器方法1：用FOR-LOOP語(yǔ)句實(shí)現(xiàn)LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYADDER4ISPORT(A,B：INSTD_LOGIC_VECTOR(3DOWNTO0)；CIN：INSTD_LOGIC;SUM：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；COUT：OUTSTD_LOGIC);ENDADDER4；ARCHITECTUREAR

9、TOFADDER4ISSIGNALC：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINPROCESS(A，B,CIN,C)BEGINC(0)=CIN;FORIIN0TO3LOOP-用FOR循環(huán)語(yǔ)句實(shí)現(xiàn)多位相加SUM(I)=A(I)XORB(I)XORC(I);C(I+1)=(A(I)ANDB(I)OR(C(I)AND(A(I)OR(C(I)ANDB(I);ENDLOOP;COUT=C(4);-總的進(jìn)位輸出ENDPROCESS；ENDART；方法2：直接使用加法“+”函數(shù)LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGI

10、C_UNSIGNED.ALL；-運(yùn)算符重載ENTITYADDER4_OPISPORT(A,B：INSTD_LOGIC_VECTOR(3DOWNTO0)；CIN：INSTD_LOGIC;SUM：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；COUT：OUTSTD_LOGIC);ENDADDER4_OP；ARCHITECTUREARTOFADDER4_OPISSIGNALC：STD_LOGIC_VECTOR(4DOWNTO0)；SIGNALAA,BB：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINAA=0&A;-4位擴(kuò)展成5位，提供進(jìn)位空間BB=0&B;C=AA+B

11、B+CIN;SUM=C(3DOWNTO0);COUNTB時(shí)，YA=1；當(dāng)AB)THENYA=1;YB=0;YC=0;ELSIF(AB)THENYA=0;YB=1;YC=0;ELSEYA=0;YB=0;YCQQQQ=D;ENDCASE;ENDPROCESS;ENDRTL;1.6多路選擇器選擇器常用于信號(hào)的切換，用IF語(yǔ)句、CASE語(yǔ)句、條件賦值語(yǔ)句、選擇信號(hào)賦值語(yǔ)句都可以描述多路選擇器。思考：用選擇信號(hào)賦值語(yǔ)句如何進(jìn)行描述？LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUX4TO1ISPORT(A,B,C,D:INSTD_LOGIC;SEL:INST

12、D_LOGIC_VECTOR(1DOWNTO0);Q:OUTSTD_LOGIC);ENDMUX4TO1;ARCHITECTURERTLOFMUX4TO1ISBEGINWITHSELSELECTQ=AWHEN00“,BWHEN01,CWHEN10,DWHENOTHERS;ENDRTL;1.7總線驅(qū)動(dòng)器設(shè)計(jì)：?jiǎn)蜗蚩偩€驅(qū)動(dòng)器設(shè)計(jì)在微型計(jì)算機(jī)的總線驅(qū)動(dòng)中經(jīng)常要用單向總線緩沖器，它通常由多個(gè)三態(tài)門(mén)組成，用來(lái)驅(qū)動(dòng)地址總線和控制總線。一個(gè)8位的單向總線緩沖器如圖所示。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYTR1_BUF8ISPORT(DIN：INSTD_L

13、OGIC_VECTOR(7DOWNTO0)；EN：INSTD_LOGIC；DOUNT：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；ARCHITECTUREARTOFTR1_BUF8ISBEGINPROCESS(EN，DIN)IF(EN=1)THENDOUT=DIN；ELSEDOUT=ZZZZZZZZ；ENDIF；ENDPROCESS；ENDART；：雙向總線緩沖器設(shè)計(jì)雙向總線緩沖器用于數(shù)據(jù)總線的驅(qū)動(dòng)和緩沖，典型的雙向總線緩沖器如圖所示。圖中的雙向總線緩沖器有兩個(gè)數(shù)據(jù)輸入輸出端A和B，一個(gè)方向控制端DIR和一個(gè)選通端EN。EN=0時(shí)雙向緩沖器選通DIR=0，則A=B（B送A）DI

14、R=1，則B=A（A送B）LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYBIDIRISPORT(A，B：INOUTSTD_LOGIC_VECTOR(7DOWNTO0)；EN，DIR：INSTD_STD_LOGIC)；ENDBIDIR；ARCHITECTUREARTOFBIDIRISSIGNALAOUT，BOUT：STD_LOGIC_VECTOR(7DOWNTO0)；BEGINPROCESS(A，EN，DIR)BEGINIFEN=0ANDDIR=1THENBOUT=A；ELSEBOUTZZZZZZZZ；ENDIF；B=BOUT；ENDPROCESS；P

15、ROCESS(B，EN，DIR)BEGINIFEN=0ANDDIR=1THENAOUT=B；ELSEAOUTZZZZZZZZ；ENDIF；A=AOUT；ENDPROCESS；ENDART；2時(shí)序邏輯電路設(shè)計(jì)時(shí)序電路設(shè)計(jì)主要有:觸發(fā)器、寄存器、計(jì)數(shù)器、分頻器、序列信號(hào)發(fā)生器、序列信號(hào)檢測(cè)器2.1D觸發(fā)器的設(shè)計(jì)設(shè)計(jì)如圖所示的D觸發(fā)器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF2ISPORT(CLK,CD,SD,D:INSTD_LOGIC;Q,NOTQ:OUTSTD_LOGIC);ENDDFF2;ARCHITECTURERTLOFDFF2ISBEG

16、INPROCESS(CLK,SD,CD)BEGINIFCD=0THENQ=0;NOTQ=1;ELSIFSD=0THENQ=1;NOTQ=0;ELSIFCLKEVENTANDCLK=1THENQ=D;ENDIF;ENDPROCESS;ENDRTL;2.2移位寄存器的設(shè)計(jì)下面給出一個(gè)8位的移位寄存器，其具有左移一位或右移一位、并行輸入和同步復(fù)位的功能。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYSHIFTERISPORT(DATA：INSTD_LOGIC_VECTOR(7DOWNTO0)；SHIFT_LEFT：INSTD_LOGIC；SHIFT_RIG

17、HT：INSTD_LOGIC；RESET：INSTD_LOGIC；MODE：INSTD_LOGIC_VECTOR(1DOWNTO0)；QOUT：BUFFERSTD_LOGIC_VECTOR(7DOWNTO0)；ENDSHIFTER；ARCHITECTUREARTOFSHIFTERISBEGINPROCESSBEGINWAITUNTILRISING_EDGE(CLK)；IFRESET=1THENQOUTQOUTQOUTQOUTNULL；ENDCASE；ENDIF；ENDPROCESS；ENDART；2.3計(jì)數(shù)器例：模為60具有異步復(fù)位、同步置數(shù)功能的8421BCD碼計(jì)數(shù)器LIBRARYIEEE；

18、USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYClock60ISPORT(CI,RESET,LOAD,CLK：INSTD_LOGIC；D：INSTD_LOGIC_VECTOR(7DOWNTO0)；CO：OUTSTD_LOGIC；Q10,Q1：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；ENDCNTM60；ARCHITECTUREARTOFCNTM60ISSIGNALQH,QL：STD_LOGIC_VECTOR(3DOWNTO0)；BEGINCO=1WHEN(QH=0101“ANDQL=1001“A

19、NDCI=1)ELSE0；-進(jìn)位輸出的產(chǎn)生PROCESS(CLK，RESET)BEGINIFRESET=0THENQH=0000；QL=0000；-異步復(fù)位ELSIFCLKEVENTANDCLK=1THEN-同步置數(shù)IFLOAD=1THENQH=D(7DOWNTO4);QL=D(3DOWNTO0)；ELSIFCI=1THEN-模60的實(shí)現(xiàn)IFQL=9THENQL=0000；IFQH=5THENQH=0000；ELSEQH=QH+1；-計(jì)數(shù)功能的實(shí)現(xiàn)ENDIFELSEQL=QL+1；ENDIF；ENDIF；-ENDIFLOADENDIF;ENDPROCESS；Q10=QH;Q1=QL;ENDAR

20、T；2.4N分頻器的設(shè)計(jì)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYFREDIVNISPORT(CLK:INSTD_LOGIC;OUTCLK:OUTSTD_LOGIC);ENDFREDIVN;ARCHITECTURERTLOFFREDIVNISCONSTANTN:INTEGER:=9;SIGNALCOUNT:INTEGERRANGENDOWNTO0;BEGINPROCESS(CLK)BEGINIF(CLKEVENTANDCLK=1)THENIF(COUNT=N-1)THENCOUNT=0

21、;ELSECOUNT=COUNT+1;IFCOUNT(INTEGER(N/2)THENOUTCLK=0;ELSEOUTCLK=1;ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDRTL;2.5序列信號(hào)發(fā)生器在數(shù)字信號(hào)的傳輸和數(shù)字系統(tǒng)的測(cè)試中，有時(shí)需要用到一組特定的串行數(shù)字信號(hào)，產(chǎn)生序列信號(hào)的電路稱為序列信號(hào)發(fā)生器。如產(chǎn)生“01111110”序列的序列信號(hào)發(fā)生器（序列可任意）該電路可由計(jì)數(shù)器與數(shù)據(jù)選擇器構(gòu)成，其VHDL描述如下：LIBRARYIEEE；-“01111110”序列信號(hào)發(fā)生器USEIEEE.STD_LOGIC_1164.ALL；USEIEEE.STD_LOGIC_UN

22、SIGNED.ALL；ENTITYSENQGENISPORT(CLK，CLR，CLK1：INSTD_LOGIC；-兩個(gè)時(shí)鐘信號(hào)ZO：OUTSTD_LOGIC)；ENDSENQGEN；ARCHITECTUREARTOFSENQGENISSIGNALCOUNT：STD_LOGIC_VECTOR(2DOWNTO0)；-序列發(fā)生器的關(guān)鍵是計(jì)數(shù)器，COUNT的寬度決定序列的長(zhǎng)度，此為8位SIGNALZ：STD_LOGIC:=0；-賦初值僅對(duì)仿真有用BEGINPROCESS(CLK,CLR)-8進(jìn)制計(jì)數(shù)器進(jìn)程BEGINIFCLR=1THENCOUNT=000；ELSIFCLK=1ANDCLKEVENTTH

23、ENIFCOUNT=111“THENCOUNT=000；-此處可不要ELSECOUNTZZZZZZZZ=0；ENDCASE；ENDPROCESS；PROCESS(CLK1，Z)-消除毛刺的鎖存器進(jìn)程BEGINIFCLK1EVENTANDCLK1=1THENZO=Z；-把中間信號(hào)通過(guò)一個(gè)觸發(fā)器寄存輸出ENDIF；ENDPROCESS；ENDART；2.6序列信號(hào)檢測(cè)器：檢測(cè)”01111110”序列LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYDETECT_SISPORT(DATAIN,CLK：INSTD_LOGIC；Q：OUTSTD_LOGIC)；EN

24、DDETECT_S；ARCHITECTUREARTOFDETECT_SISSIGNALREG:STD_LOGIC_VECTOR(7DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLKEVENTANDCLK=1THEN-第一個(gè)IF語(yǔ)句REG（0）=DATAIN;-被檢測(cè)數(shù)據(jù)打入第一個(gè)寄存器的0位REG(7DOWNTO1)=REG(6DOWNTO0);-內(nèi)部寄存器進(jìn)行向（左）高位的移位操作ENDIF;IFREG=”01111110”THENQ=1;第二個(gè)IF語(yǔ)句是判斷檢測(cè)到”01111110”序列時(shí)把標(biāo)志置1ELSEQ=0;ENDIF;ENDPROCESS;ENDART;-也可

25、設(shè)計(jì)一個(gè)狀態(tài)機(jī)進(jìn)行檢測(cè)3狀態(tài)機(jī)的VHDL設(shè)計(jì)一般狀態(tài)機(jī)結(jié)構(gòu)框圖包含四個(gè)部分：1、說(shuō)明部分、2、主控時(shí)序進(jìn)程、3、主控組合進(jìn)程、4、輔助進(jìn)程設(shè)計(jì)一個(gè)狀態(tài)機(jī)對(duì)序列數(shù)進(jìn)行檢測(cè)，當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼“11100101”數(shù)相同，則輸出“A”，否則輸出“B”。LIBRARYIEEE;-單進(jìn)程，符號(hào)化狀態(tài)機(jī)USEIEEE.STD_LOGIC_1164.ALL;ENTITYschk_2ISPORT(DIN,clk,clr:INSTD_LOGIC;-串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào)AB:OUTSTD_LOGIC_VECTOR(3DOWNTO0);-檢測(cè)結(jié)果輸出EN

26、Dschk_2;ARCHITECTUREbehavOFschk_2ISTYPEstateIS(ST0,ST1,ST2,ST3,ST4,ST5,ST6,ST7,ST8);SIGNALD:STD_LOGIC_VECTOR(7DOWNTO0);-8位待檢測(cè)預(yù)置數(shù)SIGNALC_ST:state;BEGIND=11100101;-8位待檢測(cè)預(yù)置數(shù)PROCESS(CLK,CLR,DIN)BEGINIFCLR=1THENC_ST=ST0;ABIFDIN=D(7)THENC_ST=ST1;ELSEC_ST=ST0;ABIFDIN=D(6)THENC_ST=ST2;ELSEC_ST=ST0;ABIFDIN=D

27、(5)THENC_ST=ST3;ELSEC_ST=ST0;ABIFDIN=D(4)THENC_ST=ST4;ELSEC_ST=ST0;ABIFDIN=D(3)THENC_ST=ST5;ELSEC_ST=ST0;ABIFDIN=D(2)THENC_ST=ST6;ELSEC_ST=ST0;ABIFDIN=D(1)THENC_ST=ST7;ELSEC_ST=ST0;ABIFDIN=D(0)THENC_ST=ST8;ELSEC_ST=ST0;ABAB=1010;C_STC_ST=ST0;ENDCASE;ENDIF;ENDPROCESS;ENDbehav;LIBRARYIEEE;-符號(hào)化狀態(tài)機(jī)，雙進(jìn)程U

28、SEIEEE.STD_LOGIC_1164.ALL;ENTITYschk_2_pISPORT(DIN,clk,clr:INSTD_LOGIC;-串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào)AB:OUTSTD_LOGIC_VECTOR(3DOWNTO0);-檢測(cè)結(jié)果輸出ENDschk_2_p;ARCHITECTUREbehavOFschk_2_pISTYPEstateIS(ST0,ST1,ST2,ST3,ST4,ST5,ST6,ST7,ST8);SIGNALD:STD_LOGIC_VECTOR(7DOWNTO0);-8位待檢測(cè)預(yù)置數(shù)SIGNALC_ST,N_ST:state;BEGIND=11100101;-8位待檢測(cè)預(yù)置數(shù)REG:PROCESS(CLR,clk)BEGINIFCLR=1THENC_ST=ST0;-AB=1011;ELSIFCLKEVENTANDCLK=1THEN-時(shí)鐘到來(lái)時(shí)，判斷并處理當(dāng)前輸入的位C_STIFDIN=D(7)THENN_ST=ST1;ELSEN_ST=ST0;ABIFDIN=D(6)THENN_ST=ST2;ELSEN_ST=ST0;ABIFDIN=D(5)THENN_ST=ST3;