【國家級課程】-南京農(nóng)業(yè)大學-《薄膜材料技術與物理》-chapter 6

1、第六章 半導體器件集成工藝晶圓電路設計掩模IC 生產(chǎn)廠房測試封裝最后測試熱氧化圖形曝光刻蝕與光刻膠剝離離子注入與光刻膠剝離金屬化化學機械拋光介質(zhì)薄膜沉積晶圓制造流程圖 薄膜技術分立器件： 主要應用在微波，光電和功率器件方面。如碰撞電離雪崩渡越時間二極管（IMPATT）用作微波 產(chǎn)生器，半導體激光器和發(fā)光二極管作為光源，可控硅器件作為高功率的開關。集成器件： 大部分的電子系統(tǒng)是將有源器件（如晶體管）和無源器件（如電阻，電容和電感）一起構(gòu)建在單晶半導體上，通過金屬化的形式互連而構(gòu)成集成電路。半導體器件按照結(jié)構(gòu)可以分為：1.降低互聯(lián)的寄生效應，因為具有多層金屬連線的集成電路，可大幅度降低全部的連線長

2、度。2.可以充分利用半導體晶片的空間和面積，因為器件可以緊密布局在IC芯片內(nèi)。3.大幅度降低制造成本，因為打線連接是項既耗時又容易出錯的工作。 相對于通過打線連接的分立器件，集成器件具有如下優(yōu)點：IC制造中關鍵工藝：材料生長：涉及導體/絕緣體/半導體 常用方法：熱氧化/CVD/PVD/旋涂/電鍍表面改性：化學性能、電學性能、PN結(jié)圖像轉(zhuǎn)移：光刻(lithograph)材料清除：濕法刻蝕(wet etch) 干法刻蝕 (RIE, Reactive Ion Etch) 化學機械拋光(CMP, Chemical Mechanical Polish)分立器件典型：pn結(jié)的簡化制備工藝 8.Al薄膜沉積

3、n-type1.N型Si 襯底2.氧化SiO23.涂敷光刻層光刻膠UV Light4.光刻nnn5. 顯影6.刻蝕pnnnppnp7.離子注入pnp9.pn結(jié)形成Al接觸分立器件典型：LED結(jié)構(gòu)Active Layer5-period In0.3Ga0.7N/GaN SLs (2.5nm/4.0nm)Transparent electrodeP electrode N electrodeBlue InGaN/GaN multi-quantum well LED structureN-type GaN: Si 3-4mSubstrate Sapphire or SiP-type Al0.1Ga0

4、.9N:Mg 100nmP-type GaN:Mg 0.5mGaN buffer layer: 30nm2.5nm InGaN4.0nm GaNEc1Ec2Ev1Ev2EcEv量子阱LED能帶結(jié)構(gòu)圖1150oC550oC1050oC760oC1130oC1050oCTemp.NH3TEGaTMAlTMInBufferN-type GaNInGaN/GaNQuantum wellP-AlGaNP-GaN生長過程示意圖比較而言，集成器件的工藝更加復雜。集成工藝根據(jù)所制備部分的功能不同可分為如下三個部分：1.器件制作：有源器件，無源器件2.器件隔離：p-n結(jié)隔離，介質(zhì)隔離3.器件互連：接觸，互連金屬

5、，互連介質(zhì)p+Si襯底外延p-Sin+n+漏極源極SiO2多晶硅SiO2Al多晶硅柵極Al介質(zhì)SiNSiNSiO2SiO2介質(zhì)SiO2柵氧化層場氧化集成器件典型：CMOS結(jié)構(gòu)N溝道增強型MOSFET剖面圖NMOS器件襯底選擇：型，輕摻雜（約1015cm-3)，(100)晶向，拋光的Si晶片。1.形成氧化層隔離：LOCOS技術（硅的局部氧化）。先生長一薄氧化層，接著淀積氮化硅層。有源區(qū)域是利用抗蝕劑作為掩蔽層定義出的。然后通過氮化物和氧化層的組合物進行離子溝道阻斷注入。接著，刻蝕掉未被抗蝕劑覆蓋的氮化硅層，剝離抗蝕劑，置入氧化爐，生長氧化層。2.生長柵極氧化層及調(diào)整閾值電壓：先去除有源區(qū)域上的氧

6、化硅和氮化硅的組合物，然后生長一層薄的柵極氧化層。注入雜質(zhì)離子到溝道區(qū)域來調(diào)整閾值電壓。3.形成柵電極: 先淀積多晶硅，再用P的擴散或離子注入，將多晶硅變成高濃度摻雜，使其薄層電阻達到典型的20-30 /。更高集成度采用金屬硅化物作為柵極。4.形成源極和漏極：在柵極圖形完成后，柵極可用作 As離子注入形成源極和漏極時的掩蔽層，因此源極和漏極對柵極而言具有自對準的效果。所以唯一造成柵極-漏極重疊的因素是由于注入離子的橫向散布。如果在后續(xù)工藝中使用低溫工藝則將橫向過三降至最低。5.金屬化：先淀積磷硅玻璃在整片晶片上，接著通過加熱晶片，使其流動以產(chǎn)生一個平坦表面。之后，在磷硅玻璃上定義和刻蝕接觸窗，然后淀積金屬層并定出圖形。柵極的接觸通常被安置在有源區(qū)域之外，以避免對薄柵極氧化層造成的損害。CMOS剖面圖:由兩個不同溝道的MOSFET連接構(gòu)成TiTiNTiSi2BPSG（ 含硼及磷的硅化物）： BPSG乃介于Poly之上、Metal之下，可做為上下兩層絕緣之用，加硼、磷主要目的在使回流后的Step較平緩，以防止Metal line濺鍍上去后，造成斷線。 在任一邏輯狀態(tài)下（0或1），在由VDD到接地間的串聯(lián)電路上，有一個器件是不導通的。因此，在任一邏輯狀態(tài)下，都具有小的漏點流，只有在開關狀態(tài)時，才會有明顯的電流流過CMOS反相器。因此，平均損耗相當小。當集成