硬件描述語言與數字邏輯電路設計VHDL：第0章 緒論

1、VHDL01VHDL硬件描述語言與數字邏輯電路設計VHDL02本課程安排：學時數：36學時，課堂教學18學時，實驗教學18學時。課堂教學內容：第 1 章 數字系統(tǒng)硬件設計概述第 2 章 VHDL語言程序的基本結構第 3 章 VHDL語言的數據類型及運算操作符第 4 章 VHDL語言構造體的描述方式第 5 章 VHDL語言的主要描述語句第 7 章 基本邏輯電路設計 實驗教學內容：第 8 章 MAX+PLUS開發(fā)系統(tǒng)第 9 章 應用設計實例教學目的：了解可編程邏輯芯片，掌握一門設計語言，熟悉一種 設計工具。VHDL03教材及參考資料教材： 1、VHDL硬件描述語言與數字邏輯電路設計侯伯亨 顧新 等

2、編著 西安電子科技大學出版社參考資料：1、CPLD技術及其應用宋萬杰 等編著 西安電子科技大學出版社2、VHDL實用教程潘松 王國棟 編著 成都 電子科技大學出版社3、FPGA設計及應用褚振勇 翁木云 編著 西安電子科技大學出版社VHDL04考試 考試采用MAX+plus 軟件仿真實現電路設計的形式；平時成績包括出勤情況，上機實驗表現。VHDL05相關網址：VHDL06第 0 章 緒論EDA技術概況EDA技術及其發(fā)展什么是EDA？Electronic Design Automation，即電子設計自動化。EDA技術發(fā)展過程：VHDL07EDA技術的發(fā)展的三個階段：1）早期電子CAD階段 20世

3、紀70年代，屬EDA技術發(fā)展初期。利用計算機、二維圖形編輯與分析的CAD工具。完成布圖布線等高度重復性的繁雜工作。 典型設計軟如Tango布線軟件。VHDL08EDA技術的發(fā)展的三個階段：2）計算機輔助工程設計（CAE ）階段 20世紀80年代初，出現了低密度的可編程邏輯器件(PAL_Programmable)和（GAL_Generic Array Logic）,相應的EDA開發(fā)工具主要解決電路設計沒有完成之前的功能檢測問題。 80年代后期,EDA工具已經可以進行初級的設計描述、綜合、優(yōu)化和設計結果驗證。VHDL09EDA技術的發(fā)展的三個階段： 3）電子設計自動化（EDA ）階段 20世紀90

4、年代，可編程器件迅速發(fā)展，出現了功能強大的EDA工具。具有較強抽象描述能力的硬件描述語言（VHDL、Verilog HDL）及高性能綜合工具的使用，使過去單功能電子產品開發(fā)轉向系統(tǒng)級電子產品開發(fā)（即SOC_System On a Chip：單片系統(tǒng)、或片上系統(tǒng)集成）VHDL010EDA技術的內涵從廣義的角度包含了：半導體工藝設計自動化；可編程器件設計自動化；電子系統(tǒng)設計自動化；印刷電路板設計自動化；仿真與測試、故障診斷自動化；形式驗證自動化。統(tǒng)稱為EDA工程VHDL011EDA技術的狹義定義： 以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式,以計算機、大規(guī)模可編程

5、器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，自動完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或專用集成芯片的一門多學科融合的新技術。VHDL012邏輯綜合 邏輯綜合提供了HDL和網表之間的連接。 綜合就是指使用綜合工具，根據芯片制造商提供的基本電路單元庫，將硬件描述語言描述的RTL級電路轉換為電路網表的過程。 這個過程一般分為兩步： 編譯：RTL描述的通用轉換，也就是說與工藝不相關并且尚未優(yōu)化的電路 優(yōu)化：將通用的網絡使用面向對象的工藝進行門級映射。結果必

6、須符合器件面積和速度的需要。VHDL013傳統(tǒng)設計方法和EDA方法的區(qū)別：傳統(tǒng)設計方法：自下而上(Bottom-up)的設計方法。系統(tǒng)測設與功能測試完整系統(tǒng)構成電路板設計固定功能元件VHDL014傳統(tǒng)設計方法的缺點：1、設計依賴于手工和經驗。2、設計依賴于現有的通用元器件。3、設計后期的仿真和調試。4、自下而上設計思想的局限。5、設計實現周期長，靈活性差，耗時耗力，效率低 下VHDL015EDA設計方法: 設計思想不同： 自上而下(Top-Down)的設計方法。 自上而下是指將數字系統(tǒng)的整體逐步分解為各個子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進一步分解為更小的子系統(tǒng)和模塊，層層分解，直

7、至整個系統(tǒng)中的各個子系統(tǒng)關系合理，并便于邏輯電路級的設計和實現為止。 自上而下設計中可逐層描述，逐層仿真，保證滿足系統(tǒng)指標。VHDL016EDA設計方法: Top-Down系統(tǒng)規(guī)格設計功能級描述、仿真模塊劃分、仿真邏輯綜合、優(yōu)化、布局布線定時仿真、定時檢查輸出門級網表ASIC芯片投片、PLD器件編程、測試ASIC：Application Specific Lntegrated CircuitsVHDL017 與傳統(tǒng)的基于電路板設計方法不同，EDA技術是基于芯片的設計方法：可編程邏輯器件芯片設計電路板設計 電子系統(tǒng) VHDL018描述方式不同：傳統(tǒng)設計方法采用電路圖為主；EDA設計方法以硬件描述

8、語言（HDL_Hard escripation Lauguage）為主。設計手段不同：傳統(tǒng)設計方法以手工設計為主；EDA設計方法為自動實現。其方案驗證與設計、系統(tǒng)邏輯綜合、布局布線、性能仿真、器件編程均由EDA工具一體化完成。VHDL019傳統(tǒng)設計方法與EDA方法比較：傳統(tǒng)方法1、自下而上(Bottom-up)2、通用邏輯元器件3、系統(tǒng)硬件設計的后期 進行仿真和調試4、主要設計文件是原理 圖5、手工實現 EDA方法1、自上而下(Top-Down) 2、PLD可編程邏輯器件3、系統(tǒng)設計的早期可以 進行仿真和修改4、多種設計文件，發(fā)展 趨勢是以HDL描述文 件為主5、自動實現 EDA技術降低了硬件

9、電路的設計難度，提高了設計效率，是電子系統(tǒng)設計方法質的飛躍。VHDL020EDA技術的主要內容1、實現載體：大規(guī)?？删幊踢壿嬈骷?(PLD_Programmable Logic Device)2、描述方式：硬件描述語言 （HDL_Hard escripation Lauguage) VHDL、Verlog HDL等。3、設計工具：開發(fā)軟件、開發(fā)系統(tǒng)4、硬件驗證：實驗開發(fā)系統(tǒng)VHDL0211、大規(guī)?？删幊踢壿嬈骷﨔PGA_Field Programmable Gate ArrayCPLD_Complex Programmable Logic Device主流公司：Xilinx、Altera、La

10、tticeFPGA/CPLD的顯著特點： 開發(fā)周期短、投資風險小、產品上市速度快、市場適應能力強、硬件修改升級方便。VHDL022三類器件的主要性能指標比較指標 PLD ASIC 分離式器件速度 很好 很好 差集成度 很好 很好 差價格 很好 很好 差開發(fā)時間 很好 差 較好樣品及仿真時間 很好 差 差制造時間 很好 差 較好使用的難易程度 很好 差 較好庫存風險 很好 差 較好開發(fā)工具的支持 很好 很好 差ASIC：Application Specific Integrated CircuitsVHDL0232、硬件描述語言：HDL_Hardware Description Languige

11、：VHDL：IEEE標準，系統(tǒng)級抽象描述能力強。Verilog：IEEE標準，門級開關電路描述能力較強。ABEL：系統(tǒng)級抽象描述能力差，適合于門級電路 描述 。VHDL0243、軟件開發(fā)工具EDA開發(fā)工具分為：集成化的開發(fā)系統(tǒng)：特定功能的開發(fā)軟件：綜合軟件 仿真軟件VHDL025集成化開發(fā)系統(tǒng)Altera公司：Quartus、Maxplus系列Xilinx公司：ISE、Foundation、Aillance系列Lattice公司：ispDesignEXPERT系列VHDL026特定功能的開發(fā)軟件綜合類：有公司開發(fā)的專用軟件仿真類：VHDL0274、實驗開發(fā)系統(tǒng)略VHDL028EDA軟件系統(tǒng)的構

12、成1、設計輸入子模塊 用圖形編輯器、文本編輯器做設計描述、完成語義正確性、語法規(guī)則的檢查。2、設計數據庫子模塊 系統(tǒng)的庫單元、用戶的設計描述、中間設計結果。3、分析驗證子模塊 各個層次的模擬驗證、設計規(guī)則的檢查、故障診斷。4、綜合仿真子模塊 實現從高層抽象描述向低層次描述的自動轉換，及各個層次的仿真驗證。5、布局布線子模塊 完成由邏輯設計到物理實現的映射。VHDL029FPGA與CPLD的辨別和分類主要是根據其結構特點和工作原理。通常的分類方法是： 將以乘積項結構方式構成邏輯行為的器件稱CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S

13、系列和Lattice(原Vantis)的Mach系列等。 將以查表法結構方式構成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 VHDL030 盡管FPGA和CPLD都是可編程ASIC器件,有很多共同特點,但由于CPLD和FPGA結構上的差異,具有各自的特點: CPLD更適合完成各種算法和組合邏輯,FPGA更適合于完成時序邏輯。換句話說,FPGA更適合于觸發(fā)器豐富的結構,而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。 CPLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的,而FPGA的分段式布線結構決定了其延遲的不可預

14、測性。 在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內連電路的邏輯功能來編程,FPGA主要通過改變內部連線的布線來編程;FPGA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 FPGA的集成度比CPLD高,具有更復雜的布線結構和邏輯實現。 VHDL031 CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FLASH技術,無需外部存儲器芯片,使用簡單。而FPGA的編程信息需存放在外部存儲器上,使用方法復雜。 CPLD的速度比FPGA快,并且具有較大的時間可預測性。這是由于FPGA是門級編程,并且CLB之間采用分布式互聯,而CPLD是邏輯塊級編程,并且其邏輯塊之間的互聯是集總式的。 在編程方式上,CP