數(shù)字電子技術基礎課件：第3章 組合邏輯電路

1、數(shù)字電子電路第3章 組合邏輯電路學習要點： 組合電路的分析方法和設計方法 利用數(shù)據(jù)選擇器和可編程邏輯器件進行 邏輯設計的方法 加法器、編碼器、譯碼器等中規(guī)模集成 電路的邏輯功能和使用方法重點掌握組合邏輯電路的分析與設計方法；掌握常用的組合邏輯電路的邏輯功能。3.1 組合邏輯電路的基本分析與設計方法3.2 加法器和數(shù)值比較器3.3 編碼器和譯碼器3.4 數(shù)據(jù)選擇器和分配器3.5 只讀存儲器（ROM）3.6 組合電路中的競爭冒險3.0 概述3.0概 述 一、組合邏輯電路的特點組合邏輯電路I0I1In-1Y0Y1Ym-1功能特點：組合邏輯電路中任何時刻的輸出僅僅決定于當時的輸入信號，而與該電路在此輸

2、入信號之前所具有的狀態(tài)無關；電路結構中無反饋環(huán)路（無記憶）結構特點：組合邏輯電路由常用門電路組合而成，其中既無從輸出到輸入的反饋連接，也不包含可以存儲信號的記憶單元。二、表示方法真值表、卡諾圖、邏輯表達式、時序圖等。三、分類按邏輯功能特點分：加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲器等。按使用基本開關元件不同分：CMOS、TTL等。3.1組合邏輯電路的基本分析與設計方法3.1.1 組合邏輯電路的分析方法3.1.2 組合邏輯電路的設計方法邏輯圖邏輯表達式11最簡與或表達式化簡22從輸入到輸出逐級寫出&ABCY1Y2Y3Y3.1.1 組合邏輯電路的分析方法最簡與或表達式3真值表

3、34說明電路的邏輯功能當輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。40 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1A B C Y邏輯圖邏輯表達式例1：最簡與或表達式并項Y31111ABCYY1Y21真值表用與非門實現(xiàn)電路的輸出Y只與輸入A、B有關，而與輸入C無關。Y和A、B的邏輯關系為：A、B中只要一個為0，Y=1；A、B全為1時，Y=0。所以Y和A、B的邏輯關系為與非運算的關系。電路的邏輯功能0 0 0 10 0 1 10 1

4、 0 10 1 1 11 0 0 11 0 1 11 1 0 01 1 1 0A B C Y&ABCYM=1(高電平）：Y=AM=0(低電平）：Y=B功能：二選一電路。數(shù)據(jù)選擇器例2：Y=AM BM = AM+BMB&AMY1真值表電路功能描述例：設計一個樓上、樓下開關的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關打開電燈，上樓后，用樓上開關關滅電燈；或者在下樓前，用樓上開關打開電燈，下樓后，用樓下開關關滅電燈。設樓上開關為A，樓下開關為B，燈泡為Y。并設A、B閉合時為1，斷開時為0；燈亮時Y為1，燈滅時Y為0。根據(jù)邏輯要求列出真值表。1窮舉法1ABY0000111111003.1

5、.2 組合邏輯電路的基本設計方法2邏輯表達式或卡諾圖最簡與或表達式化簡32已為最簡與或表達式4邏輯變換5邏輯電路圖用與非門實現(xiàn)用異或門實現(xiàn)=1ABYABY&真值表電路功能描述例：用與非門設計一個舉重裁判表決電路。設舉重比賽有3個裁判，一個主裁判和兩個副裁判。杠鈴完全舉上的裁決由每一個裁判按一下自己面前的按鈕來確定。只有當兩個或兩個以上裁判判明成功，并且其中有一個為主裁判時，表明成功的燈才亮。設主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。1窮舉法122邏輯表達式0 0 0 00 0 1 00 1 0 00 1 1 01 0 0 01 0 1 11 1 0 1

6、1 1 1 1A B C YA B C Y3卡諾圖最簡與或表達式化簡45邏輯變換6邏輯電路圖34Y=AB+AC56ABC0 1000111 1 110 1化簡&AABCY本節(jié)小結組合電路的特點：在任何時刻的輸出只取決于當時的輸入信號，而與電路原來所處的狀態(tài)無關。實現(xiàn)組合電路的基礎是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達式、卡諾圖和波形圖等5種方法來描述，它們在本質(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的分析步驟：邏輯圖寫出邏輯表達式邏輯表達式化簡列出真值表邏輯功能描述。組合電路的設計步驟：列出真值表寫出邏輯表達式或畫出卡諾圖邏輯表達式化簡和變換畫出邏輯圖。在許多情況下，如

7、果用中、大規(guī)模集成電路來實現(xiàn)組合函數(shù)，可以取得事半功倍的效果。一、半加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位3.2 加法器和數(shù)值比較器3.2.1 加法器 =1 & AiBiSiCiAiBi SiCi CO 半加器符號 半加器電路圖 二、全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。全加器AiBiCi-1SiCi本位加數(shù)低位向本位的進位本位和本位向高位的進位全加器真值表：Ai、Bi：加數(shù)， Ci-1：低位來的進位，Si：本位的和， Ci：向高位的進位。 Ai Bi Ci-1

8、 Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 Si 的卡諾圖 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001 Ci 的卡諾圖 0 1 1 1 0 0 1 0AiBi Ci-100 01 11 1001全加器的邏輯圖和邏輯符號 Si 的卡諾圖 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001全加器的邏輯圖和邏輯符號 Ci 的卡諾圖 0 1 1 1 0 0 1 0AiBi Ci-100 01 11 1001 Ci 的卡諾圖 0 1 1 1 0 0 1

9、 0AiBi Ci-100 01 11 1001全加器的邏輯圖和邏輯符號 FA AiBiCi-1SiCi(b) 曾用符號 AiBiSiCi(c) 國際符號Ci-1CI CO=1=1 & & AiBiCi-1SiCi(a) 邏輯圖1注：實驗二用圖！用與門和或門實現(xiàn)AiAiBiBiCi-1Ci-1SiCi111AiBiCi-111& & & & & & & 用與或非門實現(xiàn)先求Si和Ci。為此，合并值為0的最小項。再取反，得： Si 的卡諾圖 1 0 1 0 0 1 0 1AiBi Ci-100 01 11 1001 Ci 的卡諾圖 0 1 1 1 0 0 1 0AiBi Ci-100 01 11

10、1001注：實驗二用圖！CiSi &1 &1AiBiCi-1111實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。1、串行進位加法器三、加法器構成：把 n 位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。特點：進位信號是由低位向高位逐級傳遞的，速度不高。C0-1A0B0A1B1A2B2A3B3C3S3C2S2C1S1C0S0COCOCOCOCICICICI2、并行進位加法器（超前進位加法器）作加法運算時，各位的進位信號由輸入二進制數(shù)直接產(chǎn)生的加法器。從C0開始將各級C層層代入表達式，Ci 直接由Ai 、Bi 和C0產(chǎn)生。2、并行進位加法器（超前進位加法器）進位生成項進位傳遞條件進

11、位表達式和表達式4位超前進位加法器遞推公式超前進位發(fā)生器S0C0-1=1&1P0G011=1&=1&1&=1=1=1=1&=1&S1S2S3C3C0C1C2P1G1P2G2P3G3A0B0A1B1A2B2A3B3加法器的級連集成二進制4位超前進位加法器 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL加法器74LS283引腳圖S1 B1 A1 S0 B0 A0 C0-1GNDCMOS加法器4008引腳圖 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDD B3

12、 C3 S3 S2 S1 S0 C0-1A3 B2 A2 B1 A1 B0 A0 VSSA15A124位加法器4位加法器4位加法器4位加法器C15C11C7C3C0-1S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S0B15B12A11A8B11B8A7A4B7B4A3A0B3B0四、加法器的應用*1、8421 BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼BCD碼0 0 1 1余3碼S3 S2 S1 S0C3C0-1 A3 A2 A1 A0B3 B2 B1 B02、二進制并行加法/減法器當C0-10時，B0=B，電路執(zhí)行A+B運算；當C0-11時

13、，B1=B，電路執(zhí)行AB=A+B運算。S3 S2 S1 S0C3C0-1A3 A2 A1 A0B3 B2 B1 B0=1 =1 =1 =1 被加數(shù)/被減數(shù)加數(shù)/減數(shù)加減控制3、二 - 十進制加法器修正條件C& 進位輸出 被加數(shù)加數(shù)“0”1 & & 8421BCD輸出 4位二進制加法器4位二進制加法器進位輸入C3C0-1C3C0-1A3 A2 A1 A0B3 B2 B1 B0A3 A2 A1 A0B3 B2 B1 B0S3 S2 S1 S0S3 S2 S1 S0加法器小結能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1

14、位二進制數(shù)的相加，求得和及進位的邏輯電路稱為全加器。實現(xiàn)多位二進制數(shù)相加的電路稱為加法器。按照進位方式的不同，加法器分為串行進位加法器和超前進位加法器兩種。串行進位加法器電路簡單、但速度較慢，超前進位加法器速度較快、但電路復雜。加法器除用來實現(xiàn)兩個二進制數(shù)相加外，還可用來設計代碼轉(zhuǎn)換電路、二進制減法器和十進制加法器等。用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。設AB時L11；AB時L21；AB時L31。得1位數(shù)值比較器的真值表。一、1位數(shù)值比較器3.2.2 數(shù)值比較器邏輯表達式邏輯圖 1 & AiBi1 1 & L2(AB)二、4位數(shù)值比較器*真值表中的輸入變量包括A

15、3與B3、A2與B2、A1與B1 、A0與B0和A與B的比較結果，A B 、A B、 AB必須預先預置為1 ，最低4位的級聯(lián)輸入端AB ABABABABAB AB AB AB AB AB A=B 比較器小結在各種數(shù)字系統(tǒng)尤其是在計算機中，經(jīng)常需要對兩個二進制數(shù)進行大小判別，然后根據(jù)判別結果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個二進制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進行比較的兩個二進制數(shù)，輸出是比較的結果。利用集成數(shù)值比較器的級聯(lián)輸入端，很容易構成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種。擴展時需注意TTL電路與CMOS電路在連接方式

16、上的區(qū)別。3.3.1 編碼器3.3編碼器和譯碼器編碼：用文字、符號或者數(shù)字表示特定對象的過程。二進制編碼器：用n位二進制代碼對N2n 個信號進行編碼的電路二進制編碼：用二進制數(shù)進行編碼，相應的二進制數(shù)稱為二進制代碼。實現(xiàn)編碼操作的電路稱為編碼器。一、二進制編碼器1、3位二進制編碼器真值表輸入8個互斥的信號輸出3位二進制代碼輸入輸 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1輸入相互排斥，任何時刻只能有一個輸入信號有效邏輯表達式邏輯圖(a) 由或門構成Y2111Y1Y0I7 I6 I5 I4I3 I2I1 I0

17、Y2&Y1Y0I7 I6 I5 I4I3 I2I1 I0(b) 由與非門構成&2、3位二進制優(yōu)先編碼器優(yōu)先編碼在普通編碼器中，任何時刻都只能對一個輸入信號進行編碼，即輸入信號是相互排斥的。在優(yōu)先編碼器中，允許幾個信號同時輸入，電路只對其中優(yōu)先級別最高的進行編碼，低級別的信號不起作用，即優(yōu)先級別高的信號排斥級別低的。各信號的優(yōu)先順序由設計人員根據(jù)各個輸入信號的輕重緩急情況決定。I0I7為要進行優(yōu)先編碼的8個輸入信號，Y0Y2是用來進行優(yōu)先編碼的3位二進制代碼。設I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表輸 入I7 I6 I5 I4 I3 I2 I1 I0輸 出Y2 Y1 Y010

18、10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0表中“”表示被排斥邏輯表達式（吸收律： ）邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個輸出端和輸入端都加上反相器就可以了。&I71Y21Y1&1Y01I611I5I4I31I2I1I03、集成3位二進制優(yōu)先編碼器集成3位二進制優(yōu)先編碼器74LS148(a)引腳排列圖16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 148

19、I4 I5 I6 I7 ST Y2 Y1 GNDVCC YS YEX I3 I2 I1 I0 Y0 ST I7 I6 I5 I4 I3 I2 I1 I0(b)邏輯功能示意圖6 7 9 15 145 4 3 2 1 13 12 11 1074LS 148Y2 Y1 Y0 YS YEX ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的ST端。YS和ST配合可以實現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴展輸出端，是控制標志。 YEX 0表示是編碼輸出； YEX 1表示不是編碼輸出。集成3位二進制優(yōu)先編碼器74LS148的真值表輸入：邏輯0（低電平）有效輸出：邏輯0（低電平）有效

20、注：*74LS348為“Z”，即高阻狀態(tài)集成3位二進制優(yōu)先編碼器74LS148的級聯(lián)16線 - 4線優(yōu)先編碼器優(yōu)先級別從遞降 Z3Z0&Z1&Z2&YEX&Y0Y1 Y2 YEXYS低位片 STI0I1I2I3I4I5I6I7A0A1A2A3A4A5A6A7Y0Y1 Y2 YEXYS高位片 STI0I1I2I3I4I5I6I7A8A9A10A11A12A13A14A15二、二 - 十進制編碼器1、8421 BCD碼編碼器輸入10個互斥的數(shù)碼輸出4位二進制代碼真值表輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I

21、9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1輸 入I輸 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1邏輯表達式邏輯表達式邏輯圖Y3Y2Y1Y0(b)由與非門構成&I9I8I7I6I5I4I3I2I1I0I9I8I7I6I5I4I3I2I1I0Y3(a)由或門構成1111Y2Y1Y

22、02、8421 BCD碼優(yōu)先編碼器真值表I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 0優(yōu)先級別從 I9 至 I0 遞降邏輯表達式（吸收律： ）邏輯圖10線- 4線優(yōu)先編碼器 在每一個輸入端和輸出端都加上反相器，

23、便可得到輸入和輸出均為反變量的8421 BCD碼優(yōu)先編碼器。Y3Y2Y1Y0111111111&1 &1&1I9I8I7I6I5I4I3I2I1I03、集成10線 4線優(yōu)先編碼器輸入端和輸出端都是低電平有效 I4 I5 I6 I7 I8 Y2 Y1 GND16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 147VCC NC Y3 I3 I2 I1 I9 Y0 編碼器小結用二進制代碼表示特定對象的過程稱為編碼；實現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進制編碼器和十進制編碼器，各種編碼器的工作原理類似，設計方法也相同。集成二進制編碼器和集成十進制編碼器均采用優(yōu)先

24、編碼方案。3.3.2 譯碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。一、二進制譯碼器設二進制譯碼器的輸入端為n位二進制代碼，則輸出端為2n個，且對應于輸入代碼的每一種狀態(tài)，2n個輸出中只有一個為1（或為0），其余全為0（或為1）。二進制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。把二進制代碼的各種狀態(tài)，按其原意翻譯成對應輸出信號的電路。譯碼器的輸出任何時刻都只有一個有效。1、3位二進制譯碼器真值表輸入：3位二進制代碼輸出：8個互斥的信號輸入輸出A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70

25、 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1邏輯表達式邏輯圖電路特點：與門組成的陣列3線 - 8線譯碼器 &Y7Y6Y5Y4Y3Y2Y1Y0 1 1 1 A0A1A22、集成3位二進制譯碼器74LS138A0 A1 A2 S3 S2 S1 Y7 GND(a)引腳排列圖16 15 14 13 12 11 10 91 2 3 4

26、 5 6 7 8 74LS 138VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6 A2、A1、A0為二進制譯碼輸入端，Y7 Y0為譯碼輸出端（低電平有效），S1、S2、S3為選通控制端。當S11、S2S30時，譯碼器處于工作狀態(tài)；當S10或 S2S31 時，譯碼器處于禁止狀態(tài)，譯碼器的輸出端全為1。只有當S11、S2S30時，譯碼器正常運行。(b)邏輯功能示意圖Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA 74LS 138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S3 S2 S1輸 入輸 出使 能選 擇 S1 S2+S3A2

27、 A1 A0 1 0 1 01 01 01 01 01 01 01 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1真值表輸入：自然二進制碼輸出：低電平有效3、74LS138的級聯(lián)4線 - 16線譯碼器使能 S譯碼輸出A0A1A2A3“1”譯碼輸入低位片高位片A0

28、A1A2S1 S2 S3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0A1A2S1 S2 S3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15“0”當A3=0時，低位片工作，高位片被禁止，輸出是0A2A1A0的譯碼；當A3=1時，低位片被禁止，高位片工作，輸出是1A2A1A0的譯碼。整個電路的使能端是S，S=0時電路工作，S=1時電路被禁止。4、集成2位二進制譯碼器74LS139（實驗內(nèi)容*）雙2線4線譯碼器，A、B：譯碼地址輸入端，Y0Y3 譯碼輸出端（低電平有效） 1G、2G：選通端（

29、低電平有效），當G1時，譯碼器處于禁止狀態(tài)，譯碼器的輸出端全為1，只有當G0時，譯碼器正常運行。1G 1A 1B 1Y0 1Y1 1Y2 1Y3 GND引腳排列圖16 15 14 13 12 11 10 91 2 3 4 5 6 7 8 74LS 139VCC 2G 2A 2B 2Y0 2Y1 2Y2 2Y3 輸 入輸 出使能選 擇 GB A10000 0 00 11 01 11 1 1 1 1 1 1 01 1 0 11 0 1 10 1 1 1真值表輸入：自然二進制碼輸出：低電平有效74LS139的級聯(lián)3線 - 8線譯碼器Y4 Y5 Y6 Y7D2 D0 D1 Y0 Y1 Y2 Y374L

30、S 1391G 1A 1B 1Y0 1Y1 1Y2 1Y3 GNDVCC 2G 2A 2B 2Y0 2Y1 2Y2 2Y3 1輸 入輸 出使 能選 擇 1G 2GD2 D1 D00 10 10 10 11 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1真值表輸入：自然二進制碼輸出：低電平有效二 - 十進制

31、譯碼器的輸入是十進制數(shù)的4位二進制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進制數(shù)字相對應的10個信號，用Y9Y0表示。由于二 - 十進制譯碼器有4根輸入線，10根輸出線，所以又稱為4線10線譯碼器。二、 二十進制譯碼器1、8421 BCD碼譯碼器把十進制數(shù)的二進制編碼即BCD碼翻譯成相應的10個輸出信號的電路，稱為二十進制譯碼器。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0

32、 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0真值表邏輯表達式邏輯圖采用完全譯碼方案 A0Y01111&Y1Y2Y3Y4Y5Y6Y7Y8Y9A1A2A3將與門換成與非門，則輸出為反變量，即為低電平有效。A0Y01111&Y1Y2Y3Y4Y5Y6Y7Y8Y9A1A2A32、集成8421

33、 BCD碼譯碼器74LS42輸出為反變量，即為低電平有效，并且采用完全譯碼方案。16 15 14 13 12 11 10 9 74LS42(a)引腳排列圖Y0 Y1 Y2 Y3 Y4 Y5 Y6 GNDVCC A0 A1 A2 A3 Y9 Y8 Y71 2 3 4 5 6 7 874LS42Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 A0 A1 A2 A3(b)邏輯功能示意圖A0 A1 A2 A3Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 三、顯示譯碼器1、數(shù)碼顯示器用來驅(qū)動各種顯示器件，從而將用二進制代碼表示的數(shù)字、文字、符號翻譯成人們習慣的形式直觀地顯示出來

34、的電路，稱為顯示譯碼器。七段LED顯示器，用七個發(fā)光二極管做成a、b、c、d、e、f、g共七個筆劃段，并分為共陰極與共陽極兩種。bcfegda七段顯示通過“點亮”某些筆劃段，可使其顯示出不同數(shù)字或字符。abcdegfbcfg1，ade0時acdefg1，b0時共陰極abcfegdbcfegda輸 入輸 出 a b c d e f g顯示字形 A3 A2 A1 A00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 1 1 1 1 1 1 0 0 1 1 0 0 0 0 1 1 0 1 1 0 1 1 1

35、1 1 0 0 1 0 1 1 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 1 1abcdefg2、顯示譯碼器真值表此真值表僅適用于共陰極LEDA3A2A1A000 01 11 1000 1 0 1 101 0 1 1 111 10 1 1 a 的卡諾圖A3A2A1A000 01 11 1000 1 1 1 101 1 0 1 011 10 1 1 b 的卡諾圖c 的卡諾圖A3A2A1A000 01 11 1000 1 1 1 001 1 1 1 111 10 1 1 d 的卡諾圖A3A2A

36、1A000 01 11 1000 1 0 1 101 0 1 0 111 10 1 1 e 的卡諾圖A3A2A1A000 01 11 1000 1 0 0 101 0 0 0 111 10 1 0 f 的卡諾圖A3A2A1A000 01 11 1000 1 0 0 001 1 1 0 111 10 1 1 A3A2A1A000 01 11 1000 0 0 1 101 1 1 0 111 10 1 1 g 的卡諾圖邏輯表達式邏輯圖aA3A2A1A01111&bcdefg3、集成顯示譯碼器74LS48（國產(chǎn)型號：T339）引腳排列圖試燈輸入端低電平有效動態(tài)滅零輸入端低電平有效滅燈輸入/動態(tài)滅零輸

37、出端16 15 14 13 12 11 10 974LS48VCC f g a b c d eA1A2LT BI/RBO RBIA3 A0 GND1 2 3 4 5 6 7 8功能或十進制數(shù)輸 入輸 出A3 A2 A1 A0a b c d e f g （滅燈）（試燈）(動態(tài)滅零) 0 1 00 0 0 00(輸入)100 0 0 0 0 0 01 1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1

38、1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功能表輔助端功能由真

39、值表可以看出，為了增強器件的功能，在74LS48中還設置了一些輔助端。這些輔助端的功能如下： （1）試燈輸入端 ：低電平有效。當 時，數(shù)碼管的七段應全亮，與輸入的譯碼信號無關。本輸入端用于測試數(shù)碼管的好壞。（2）動態(tài)滅零輸入端：低電平有效。當 、且譯碼輸入全為0時，該位輸出不顯示，即0字被熄滅；此時 是輸出端，且。當譯碼輸入不全為0時，該位正常顯示。本輸入端用于消隱無效的0。如數(shù)據(jù)0034.50可顯示為34.5。 （3）滅燈輸入/動態(tài)滅零輸出端：這是一個特殊的端鈕，有時用作輸入，有時用作輸出。當作為輸入使用，且 時，無論其它輸入端是什么電平，數(shù)碼管七段全滅，字形熄滅。當作為輸出使用時，受控于

40、和：當且 時， ；其它情況下 。本端鈕主要用于顯示多位數(shù)字時，多個譯碼器之間的連接。4、譯碼器的應用（1）用二進制譯碼器實現(xiàn)邏輯函數(shù)畫出用二進制譯碼器和與非門實現(xiàn)這些函數(shù)的接線圖寫出函數(shù)的標準與或表達式，并變換為與非與非形式&AiBiCi-11SiCiA0Y0A1Y1A2Y2Y3Y4STAY5STBY6STCY774LS138（2）用二進制譯碼器實現(xiàn)碼制變換十進制碼8421碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15十進制碼余3碼Y0A0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15十進制碼2421碼Y0A

41、0Y1Y2A1Y3Y4A2Y5Y6A3Y7Y8Y9Y10Y11Y12Y13Y14Y15（3）數(shù)碼顯示電路的動態(tài)滅零1小數(shù)點LT RBI RBO LTRBI RBO LTRBI RBO LTRBO RBI LTRBO RBILTRBI RBO A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A0A3A2A1A00 0 0 00 0 0 01 0 0 10 0 1 10 1 1 10 0 0 0譯碼器小結把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實現(xiàn)譯碼操作的電路稱為譯碼器。實際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。譯碼器分二進制譯碼器、十進制譯碼器及字符顯示

42、譯碼器，各種譯碼器的工作原理類似，設計方法也相同。二進制譯碼器能產(chǎn)生輸入變量的全部最小項，而任一組合邏輯函數(shù)總能表示成最小項之和的形式，所以，由二進制譯碼器加上或門即可實現(xiàn)任何組合邏輯函數(shù)。此外，用4線-16線譯碼器還可實現(xiàn)BCD碼到十進制碼的變換。3.4.1 數(shù)據(jù)選擇器3.4 數(shù)據(jù)選擇器和分配器從多路數(shù)據(jù)中選擇出一路數(shù)據(jù)，也叫多路轉(zhuǎn)換器。其功能類似一個多投開關，是一個多輸入、單輸出的組合邏輯電路。AD0D1F輸入輸出控制一、4選1數(shù)據(jù)選擇器真值表邏輯表達式由地址碼決定從4路輸入中選擇哪1路輸出。輸 入 D A1 A0 輸 出Y D0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D

43、2 D3地址變量輸入數(shù)據(jù)D0A0D3D2D1A1Y邏輯抽象（輸入、出信號分析，選擇控制信號狀態(tài)約定，真值表）、列邏輯表達式、畫邏輯圖邏輯圖11D0D1D2D3A1A0&1Y二、集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S0時芯片被選中，處于工作狀態(tài)；S1時芯片被禁止，Y0。輸 入輸 出 S D A1 A0 Y 1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 10 D0D1D2D3集成8選1數(shù)據(jù)選擇器74LS15174LS1511 2 3 4 5 6 7 8 VCCD4D3D2D1D0YYSGND16 15 14 13 12 11 10 9

44、D5D6D7A0A1A274LS151的真值表三、數(shù)據(jù)選擇器的擴展保證無效芯片的輸出不影響電路的最后輸出結果實現(xiàn)芯片分時使用，同時增加一位選擇碼Y Y 74LS151(2)D7 D0A2A1A0 ENY Y 74LS151(1)D7 D0A2A1A0 EN11D15 D8D7 D0A3A2A1A0S2S1Y2Y1 Y Y2Y1 用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點：（1）具有標準與或表達式的形式。即：（2）提供了地址變量的全部最小項。（3）一般情況下，Di 可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構成。所以，利用數(shù)據(jù)選擇器的輸入 Di 來選擇地址變

45、量組成的最小項 mi ，可以實現(xiàn)任何所需的組合邏輯函數(shù)。具有n位地址碼的數(shù)據(jù)選擇器，可以產(chǎn)生不多于n+1個變量的任意邏輯函數(shù)。步驟：確定應該選用的數(shù)據(jù)選擇器；寫邏輯表達式；求選擇器輸入變量的表達式（公式法、真值表法或圖形法）；畫連線圖。注意： 因為在MSI中A1A0 的高低位關系已固定，且 mi 只有在變量排列順序已定的前提下才有意義，所以須先確定控制信號對應的變量?；静襟E確定數(shù)據(jù)選擇器確定地址變量21n個地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實現(xiàn)n1個變量的函數(shù)。3個變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)1選用74LS153274LS153有兩個地址變量。求Di3（

46、1）公式法函數(shù)的標準與或表達式：4選1數(shù)據(jù)選擇器輸出信號的表達式：比較L和Y，得：3畫連線圖44C C0 1 A B 0Y 74LS153D0 D1 D2 D3A1 A0STL21求Di的方法（2）真值表法C=1時L=1，故D0=CL=1，故D3=1C=0時L=1，故D1=CL=0，故D2=0miA B CLm00 0 00 0 101m10 1 00 1 110m21 0 01 0 100m31 1 01 1 111數(shù)據(jù)選擇器小結數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當時的選擇控制信號決定。數(shù)據(jù)選擇器具有標準

47、與或表達式的形式，提供了地址變量的全部最小項，并且一般情況下，Di可以當作一個變量處理。因為任何組合邏輯函數(shù)總可以用最小項之和的標準形式構成。所以，利用數(shù)據(jù)選擇器的輸入Di 來選擇地址變量組成的最小項mi，可以實現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量求Di畫連線圖。能夠?qū)?個輸入數(shù)據(jù)根據(jù)需要傳送到m個輸出端的任何一個輸出端的電路，也叫多路分配器。其邏輯功能正好與數(shù)據(jù)選擇器相反。輸入輸出控制3.4.2數(shù)據(jù)分配器AY1Y0D一、1路 - 4路數(shù)據(jù)分配器由地址碼決定將輸入數(shù)據(jù)送給哪一路輸出。邏輯表達式輸 入輸出DA1 A0Y0 Y1 Y2 Y30 0

48、0 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D地址變量真值表輸入數(shù)據(jù)邏輯圖11DA1A0Y0&Y1Y2Y3二、集成數(shù)據(jù)分配器及其應用集成數(shù)據(jù)分配器把二進制譯碼器的使能端作為數(shù)據(jù)輸入端，二進制代碼輸入端作為地址碼輸入端，則帶使能端的二進制譯碼器就是數(shù)據(jù)分配器。由74LS138構成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端G2BG1G2A數(shù)據(jù)輸出1STC74LS138STASTBA2 A1 A0 DY0Y1Y2Y3Y4Y5Y6Y7數(shù)據(jù)分配器的應用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構成數(shù)據(jù)分時傳送系統(tǒng)G2BG1 G2A 數(shù)據(jù)發(fā)送端數(shù)據(jù)接收端選擇控制端數(shù)據(jù)輸入數(shù)據(jù)

49、輸出1SD0D1D2D3D4D5D6D773LS151ENA2 A1 A0STC74LS138YY0Y1Y2Y3Y4Y5Y6Y7STASTBA2 A1 A0數(shù)據(jù)分配器小結數(shù)據(jù)分配器的邏輯功能是將1個輸入數(shù)據(jù)傳送到多個輸出端中的1個輸出端，具體傳送到哪一個輸出端，也是由一組選擇控制信號確定。數(shù)據(jù)分配器就是帶選通控制端即使能端的二進制譯碼器。只要在使用中，把二進制譯碼器的選通控制端當作數(shù)據(jù)輸入端，二進制代碼輸入端當作選擇控制端就可以了。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構成數(shù)據(jù)傳送系統(tǒng)。其主要特點是可以用很少幾根線實現(xiàn)多路數(shù)字信息的分時傳送。3.5 只讀存儲器（ROM）3.5.1 ROM的結構及工作原

50、理3.5.2 ROM的應用3.5.3 ROM容量擴展ROM的分類掩膜ROM：不能改寫?？删幊蘎OM（PROM）：只能改寫一次。電可擦除可編程ROM（E2PROM）：電可以改寫多次。存儲器的分類RAM：在工作時既能從中讀出（取出）信息，又能隨時寫入（存入）信息，但斷電后所存信息消失。ROM：在工作時只能從中讀出信息，不能寫入信息，且斷電后其所存信息在仍能保持?？刹脸删幊蘎OM（EPROM）：紫外光可以改寫多次。一、ROM的結構存儲容量字線數(shù)位線數(shù)2nb（位）存儲單元地址3.5.1 ROM的結構及工作原理地址輸入A0A1An-1W0W1WiW字線地址譯碼器0單元1單元i 單元2n-1單元D0 D

51、1 Db-1位線輸出數(shù)據(jù)存儲單元11D3D2D1D0A1A0W0W1W2W31111&2、ROM的工作原理44位ROM地址譯碼器存儲體與門陣列或門陣列存儲內(nèi)容對于給定的地址，相應一條字線輸出高電平，與該字線相連接的或門輸出為1，未連接的或門輸出為0。地 址A1 A0字 線W0 W1 W2 W3存 儲 內(nèi) 容D3 D2 D1 D00 00 11 01 11 0 0 00 1 0 00 0 1 00 0 0 11 0 1 10 1 0 11 1 0 00 1 1 1A1=0A0=0W0=1W1=0W2=0W3=0D3=1D1=1D0=1D2=011D3D2D1D0A1A0W0W1W2W31111&

52、A1=0A0=1W0=0W1=1W2=0W3=0D3=0D1=0D0=1D2=111D3D2D1D0A1A0W0W1W2W31111&A1=1A0=0W0=0W1=0W2=1W3=0D3=1D1=0D0=0D2=111D3D2D1D0A1A0W0W1W2W31111&A1=1A0=1W0=0W1=0W2=0W3=1D3=0D1=1D0=1D2=111D3D2D1D0A1A0W0W1W2W31111&ROM的簡化畫法地址譯碼器產(chǎn)生了輸入變量的全部最小項存儲體實現(xiàn)了有關最小項的或運算與陣列固定或陣列可編程連接斷開 A1 A1 A0 A0或門陣列（存儲矩陣）與門陣列（地址譯碼器）D3 D2 D1 D

53、0m0m1m2m3常用ROM芯片EPROM芯片2716存儲容量為2K824個引腳：11根地址線A10A08根數(shù)據(jù)線DO7DO0片選/編程CE/PGM讀寫OE編程電壓VPPVDDA8A9VPPOEA10CE/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5A4A3A2A1A0DO0DO1DO2VssEPROM 2716的功能工作方式CE/PGMOEVCCVPPDO7DO0待用15V5V高阻讀出005V5V輸出讀出禁止015V5V高阻編程寫入正脈沖15V25V輸入編程校驗005V25V輸出編程禁止015V25V高阻常用R

54、OM芯片片選/編程讀寫編程電壓EEPROM芯片2817A存儲容量為2K828個引腳：11根地址線A10A08根數(shù)據(jù)線I/O7I/O0片選CE讀寫OE、WE狀態(tài)輸出RDY/BUSY常用ROM芯片RDY/BUSYNCA7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWENCA8A9NCOEA10CEI/O7I/O6I/O5I/O4I/O312345678910111213142827262524232221201918171615EEPROM芯片2864A存儲容量為8K828個引腳：13根地址線A12A08根數(shù)據(jù)線I/O7I/O0片選CE讀寫OE、WE常用ROM芯片VccWENC

55、A8A9A11OEA10CEI/O7I/O6I/O5I/O4I/O3NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GND12345678910111213142827262524232221201918171615一、用ROM實現(xiàn)組合邏輯函數(shù)邏輯表達式真值表或最小項表達式11按A、B、C、D排列變量，并將Y1、Y2擴展成為4變量的邏輯函數(shù)。3.5.2 ROM的應用*22選擇ROM，畫陣列圖 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列（地址譯碼器）或門陣列（存儲矩陣）Y1Y2Y3Y4A A B B C C D D22選擇ROM，畫陣列

56、圖 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列（地址譯碼器）或門陣列（存儲矩陣）Y1Y2Y3Y4A A B B C C D D22選擇ROM，畫陣列圖 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列（地址譯碼器）或門陣列（存儲矩陣）Y1Y2Y3Y4A A B B C C D D22選擇ROM，畫陣列圖 m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15與門陣列（地址譯碼器）或門陣列（存儲矩陣）Y1Y2Y3Y4A A B B C C D D2、用ROM作函數(shù)運算表用ROM構成能實現(xiàn)函數(shù) yx

57、 2的運算表電路。例設x的取值范圍為015的正整數(shù)，則對應的是4位二進制正整數(shù)，用BB3B2B1B0表示。根據(jù)yx2 可算出y的最大值是152225，可以用8位二進制數(shù)YY7Y6Y5Y4Y3Y2Y1Y0表示。由此可列出YB2 即yx2 的真值表。真值表輸 入輸 出注B3 B2 B1 B0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0十進制數(shù)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0 1 0 00 0 0 0 1 0 0 10 0 0 1 0 0 0 00 0 0 1 1 0 0 10 0 1 0 0 1 0 10 0 1 1 0 0 0 10 1 0