數(shù)字邏輯與數(shù)字系統(tǒng)：第5章 組合邏輯電路

1、第5章 組合邏輯電路 5.1譯碼器 5.2編碼器 5.3數(shù)據(jù)分配器與數(shù)據(jù)選擇器 5.4數(shù)值比較電路 5.5 算術運算電路 5.6 奇偶校驗電路5.7 中規(guī)模集成電路構成組合電路的分析與設計 5.1譯碼器譯碼：把特定含義的輸入二進制代碼譯成對應的輸出高、低有效電平信號。譯碼器：實現(xiàn)譯碼功能的邏輯電路稱為譯碼器(Decoder)。是一種多輸入、多輸出的常用組合邏輯電路，其輸入與輸出之間存在一一對應的映射關系。常用譯碼器種類：二進制譯碼器二-十進制譯碼器七段字型碼譯碼器等。5.1.1二進制譯碼器二進制譯碼器（Binary Decoder）：輸入是一組二進制代碼輸出是一組高、低電平信號若譯碼器有n個輸

2、入端，則最多有2n個輸出端，這種譯碼器被稱為n線-2n線譯碼器。常用二進制譯碼器邏輯圖邏輯圖是為了繪制原理圖而設計的符號圖。用矩形框表示芯片，左邊是輸入引腳，右邊是輸出引腳，框內有相應引腳名稱，引腳上方有引腳編號。用帶有圓圈的引腳表示其信號低電平有效。缺少電源和地引腳，電源和地引腳默認缺省。在繪制原理圖是，邏輯圖可以旋轉，也可以做 上下或左右鏡像變動。3線-8線譯碼器74HC138功能表Y0 = Y1 = Y2 = Y3 = Y4 = Y5 = Y6 = Y7 = 輸出Y0至Y7分別對應者二進制碼CBA的所有最小項的非。module decoder138(e1,e2,e3,c,b,a,Y);

3、input e1,e2,e3,c,b,a;/輸入端口:e1,e2,e3使能，c,b,a為三位二進制數(shù)輸入 output0:7 Y;/8個輸出端口 reg0:7 Y; /寄存器變量說明，在過程中賦值的變量必須說明成reg型 always (e1,e2,e3,c,b,a)begin /過程語句開始，當敏感信號有變化，過程就執(zhí)行 if(e1=1)&(e2+e3=0) /如果使能輸入信號有效 case(c,b,a)/case語句開始，根據(jù)需譯碼的二進制數(shù)輸入值 3b000:Y=8b01111111; /若為0，則譯碼器輸出Y0有效 3b001:Y=8b10111111; /若為1，則譯碼器輸出Y1有效

4、 3b010:Y=8b11011111; /若為2，則譯碼器輸出Y2有效 3b011:Y=8b11101111; /若為3，則譯碼器輸出Y3有效 3b100:Y=8b11110111; /若為4，則譯碼器輸出Y4有效 3b101:Y=8b11111011; /若為5，則譯碼器輸出Y5有效 3b110:Y=8b11111101; /若為6，則譯碼器輸出Y6有效 3b111:Y=8b11111110; /若為7，則譯碼器輸出Y7有效 default:Y=8b11111111; /否則，譯碼器無有效信號輸出 endcase/case語句結束 else Y=8b11111111; /輸入使能信號無效，

5、譯碼器無有效信號輸出 end/過程語句結束endmodule74HC138的Verilog HDL描述二進制譯碼器的應用 用74HC138實現(xiàn)的一位全加器一位全加器向高位的進位： F1= 一位全加器的本位和：F2=實現(xiàn)存儲器地址空間或I/O端口地址空間的分配用于組合電路的設計中。用74HC138可實現(xiàn)多輸入、多輸出的邏輯函數(shù)例 用2片3線-8線譯碼器74HC138擴展成4線-16線譯碼器。(1)號片的輸出-前8個輸出端Y0Y7；(2)號片的輸出-后8個輸出端Y8 Y15；2片3-8譯碼器的C、B、A對應地接到一起作為4線-16線譯碼器的C、B、A端.利用74HC138一個使能控制端作為第4個代

6、碼輸入端D。對于4線-16線譯碼器來說，其輸入代碼要分為兩種情況：當輸入代碼DCBA為00000111時：(1)號片譯碼，(2)號片不譯碼；當DCBA為10001111時：(2)號片譯碼，(1)號片不譯碼。因此用D接2片74HC138的使能端，即D接(1)號片的E2端及(2)號片的E1 端。使能端為E1和E2。(2)(1)5.1.2 二-十進制譯碼器二-十進制譯碼器按輸入、輸出線數(shù)可稱為4線-10線譯碼器，其輸入是BCD碼的10個編碼之一，輸出是10個高低電平信號。二-十進制譯碼器74HC42的邏輯圖，BCD碼從高位到低位依次由左側的D、C、B、A四個引腳輸入，譯碼信號從圖中右側的10個引腳輸

7、出，低電平有效。二-十進制譯碼器 74HC42的邏輯圖 74HC42的功能表5.1.3 半導體數(shù)碼管和七段字形碼譯碼器 1. 半導體數(shù)碼管構成：7組條形發(fā)光二極管排列成“8”字形，故稱為七段數(shù)碼管?？娠@示字符：“0”到“9”等共陰極數(shù)碼管 共陽極數(shù)碼管 顯示同一數(shù)字的驅動碼，對于共陰極和共陽極數(shù)碼管來說，是互為反碼的。半導體數(shù)碼管和七段字形譯碼器十進制顯示格式十六進制顯示格式2. 七段字形碼譯碼器作用：將輸入的BCD碼翻譯成字形碼輸出 常用集成芯片：共陰極：7448和74248 共陽極：7447和74247邏輯圖： 7448、74LS248邏輯圖 7447、74LS247邏輯圖 試燈輸入LT

8、-為了檢查數(shù)碼管各段是否能正常發(fā)光只要LT0，BI=1，無論D，C，B，A輸入為何種狀態(tài)，則7段應全亮。滅燈輸入 BI -為控制數(shù)碼管顯示的滅燈所設置的 只要BI0，共陰極數(shù)碼管7段全熄滅。滅零輸入RBI - 專為多位數(shù)字顯示時滅掉不需顯示的0而設定的 在RBI0作用下，當DCBA0000時，共陰極數(shù)碼管的0熄滅。滅零輸出 RBO -滅掉多余的零 RBO與 RBI配合使用，實現(xiàn)多位數(shù)碼顯示的滅零功能。除前置零除尾部零74LS247驅動共陽極數(shù)碼管仿真實際應用時，電路中的限流電阻R的大小和共陽數(shù)碼管的陽極電壓的高低要根據(jù)數(shù)碼管的規(guī)格來確定。 圖5.8 利用74LS247和共陽數(shù)碼管的顯示電路5.

9、2 編碼器編碼：以文字、符號和數(shù)碼等方式來表示某種信息的過程。為什么要編碼：在數(shù)字系統(tǒng)中，由于數(shù)字設備只能處理二進制代碼信息，因此對需要處理的其他信息要轉換成符合一定規(guī)則的二進制代碼。實現(xiàn)編碼的數(shù)字電路稱為編碼器（Encoder）。編碼器的功能：通常是將輸入的每一個高或低電平信號編成一組對應的二進制代碼或BCD碼，輸出為二進制編碼的編碼器被稱為二進制編碼器，輸出為BCD碼的編碼器被稱為二-十進制編碼器。 5.2.1 二進制編碼器5.2.2 二進制優(yōu)先編碼器5.2.3 二-十進制編碼器5.2.1 二進制編碼器由于n位二進制編碼有2n個取值組合，可以表示2n種信息，因此，二進制編碼器的輸入信號個數(shù)

10、N與輸出二進制數(shù)位數(shù)n的關系滿足N2n。故通常編碼器的輸入端比輸出端個數(shù)多。比如一個輸入信號個數(shù)為8的編碼器，其輸出可以只需3位即可。根據(jù)輸入信號是否互斥，可將編碼器分為：輸入互斥的編碼器是指編碼器在任何時刻只有一個輸入信號有效，所以其輸出的編碼與輸入信號之間有惟一的對應關系。優(yōu)先編碼器是指輸入的有效信號可以有多個，但編碼器只對優(yōu)先級別最高的一個信號進行編碼。輸入信號可以是低電平有效， 也可以是高電平有效。輸出的編碼可以原碼形式， 也可以是反碼形式。I0I1I2IN-1A0A1An-1二進制編碼器二進制編碼器框圖例1：2位二進制編碼器的設計-輸入高電平有效，輸出原碼。I0I1I2I3A1A0

11、0001111000011110I2I3I0I1A1 0001111000011110I2I3I0I1A0I0I1I2I3A0A12位二進制編碼器例2：2位二進制編碼器的設計-輸入低電平有效，輸出反碼。I0I1I2I3A1A0 0001111000011110I2I3I0I1A1 0001111000011110I2I3I0I1A0I0I1I2I3A0A12位二進制編碼器I0I1I2I3I4I5I6I7A2 A1 A0 0111111111110111111110110111111011110111110011110111011111110110101111110100111111110000

12、【例5.1】試設計一個輸入互斥、低電平為效、輸出編碼為反碼形式的3位二進制編碼器。 由與非門組成的3位二進制編碼器的邏輯電路 8線-3線編碼器 Verilog HDL描述module binary_encoder(I,A);/二進制編碼器的Verilog HDL描述 input7:0 I;/8個輸入端 output2:0 A;/3位二進制數(shù)，以反碼形式輸出 reg2:0 A;/寄存器型數(shù)據(jù) always (I) begin/過程開始case (I)/case語句開始8hfe:A=7;/I0低電平有效，其它7個輸入端均為高電平，編碼為3b1118hfd:A=6;/I1低電平有效，其它7個輸入端均

13、為高電平，編碼為3b1108hfb:A=5;/I2低電平有效，其它7個輸入端均為高電平，編碼為3b1018hf7:A=4;/I3低電平有效，其它7個輸入端均為高電平，編碼為3b1008hef:A=3;/I4低電平有效，其它7個輸入端均為高電平，編碼為3b0118hdf:A=2;/I5低電平有效，其它7個輸入端均為高電平，編碼為3b0108hbf:A=1;/I6低電平有效，其它7個輸入端均為高電平，編碼為3b0018h7f:A=0;/I7低電平有效，其它7個輸入端均為高電平，編碼為3b000default:A=0; /此例雖無必要，但無default語句，在綜合時會多出一些警告endcase/c

14、ase語句結束 end/過程開始endmodule/模塊結束5.2.2 二進制優(yōu)先編碼器優(yōu)先編碼器(Priority Encoder)電路中，允許輸入端同時出現(xiàn)多個有效信號，而輸出編碼只對優(yōu)先級別最高的一個進行編碼，所以輸出編碼不會出現(xiàn)混亂。這種編碼器廣泛地應用于計算機系統(tǒng)的中斷請求和數(shù)字控制的排隊邏輯電路中。 5.2.2 二進制優(yōu)先編碼器【例5.2】設計一個4線-2線優(yōu)先編碼器，輸入高電平有效，采用原碼輸出形式，輸出端引入一個表示輸出編碼是否有效的標志信號EO，當無有效輸入信號時，EO為0，表示無有效編碼輸出，當有任意一個或多個輸入有效時，EO輸出為1，表示輸出編碼有效。優(yōu)先編碼器I3I2I

15、1I0A1A0EO4線-2線優(yōu)先編碼器框圖 4線-2線優(yōu)先編碼器的真值表I0I1I2I3A1A0EO2位二進制優(yōu)先編碼器的設計-輸入高電平有效，輸出原碼。 0001111000011110I2I3I0I1A1 0001111000011110I2I3I0I1A0I0I1I2I3A1A0EO0000000XXX1111XX10101X1000111000001優(yōu)先編碼器I3I2I1I0A1A0EOI0I1I2I3A1A0EO0000000XXX1111XX10101X1000111000001二進制編碼器和二進制優(yōu)先編碼器的真值表小結I0I1I2I3A1A01000000100010010100

16、001111. 二進制編碼器真值表I0I1I2I3A1A0EO0000000XXX1111XX10101X10001110000012. 二進制優(yōu)先編碼器真值表真值表中隱含無關項；輸入變量組合為互斥量，每一組變量和其相鄰無關項合并相消后，剩下有效信號對應的變量因子。真值表不存在無關項，但一行中包含多個組合；雖無無關項，但可利用相鄰最小項進行合并，合并后：每一行中有確定0，1的取值對應變量因子的與項，而將取值為X的變量因子被消去了。A1=I3+I2A0=I3+I0A1=I3+I2A0=I3+I1I24線-2線優(yōu)先編碼器 Verilog HDL描述module priority_encoder(I

17、,A,eo);/4線-2線優(yōu)先編碼器 input3:0 I;/輸入4線 output1:0 A;/輸出2線 output Eo;/輸出使能 reg1:0 A;/輸出編碼在過程中賦值，所以定義成寄存器型變量 reg Eo;/輸出使能在過程中賦值，所以定義成寄存器型變量 always (I) begin/過程開始 if(I3=1) begin AB0A1B1AGTBABA1=B1,A0B0ALTBABA1BALTBABAEQBA=B帶有AEQB，AGTB，ALTB輸出的4位比較器4位比較器三種結果的邏輯函數(shù)表達式 函數(shù)表達式說明的比較結果可以用三句話概括：(1) 只要兩數(shù)最高位不等，就可以判斷兩數(shù)

18、大小。其余各位可以為任意值。(2) 若高位相等，則需要比較低位。(3) 若A、B兩數(shù)各位均相等，輸出狀態(tài)取決于級聯(lián)輸入狀態(tài)。5.4.2 4位比較器4位數(shù)值比較器74HC85兩個4位二進制數(shù)輸入端：A3 、 A2 、 A1 、 A0和B3、B2、B1、B0比較結果的輸出端：QAB級聯(lián)輸入端：AB。比較原理：應首先進行最高位即A3與B3比較；若A31，B30，也就是A3B3，此時就可斷定AB；反之AB；如果A、B的最高位數(shù)碼相同，則必須比較次高位；按此方法依次比較下去，就可得出A與B的比較結果。只要兩數(shù)最高位不等，就可以判斷兩數(shù)大小。其余各位可以為任意值。若高位相等，則需要比較低位。若A、B兩數(shù)各

19、位均相等，輸出狀態(tài)取決于級聯(lián)輸入狀態(tài)。比較輸入級聯(lián)輸入輸出A3 B3A2 B2A1 B1A0 B0ab a=b abAB A=B ABA3 B3A3 B3x xx xx xx xx xx xx x xx x x1 0 00 0 1A3 = B3A3 = B3A3 = B3A3 = B3A3 = B3A3 = B3A2 B2A2 B2A2 = B2A2 = B2A2 = B2A2 = B2x xx xA1 B1A1 B1A1 = B1A1 = B1x xx xx xx xA0 B0A0 B0 x x xx x xx x xx x xx x xx x x1 0 00 0 11 0 00 0 11

20、0 00 0 1A3 = B3A3 = B3A3 = B3A2 = B2A2 = B2A2 = B2A1 = B1A1 = B1A1 = B1A0 = B0A0 = B0A0 = B01 0 00 1 00 0 11 0 00 1 00 0 1比較輸入級聯(lián)輸入輸出A3 B3A2 B2A1 B1A0 B0ab a=b abAB A=B ABA3 B3A3 B3x xx xx xx xx xx xx x xx x x1 0 00 0 1A3 = B3A3 = B3A3 = B3A3 = B3A3 = B3A3 = B3A2 B2A2 B2A2 = B2A2 = B2A2 = B2A2 = B2x

21、xx xA1 B1A1 B1A1 = B1A1 = B1x xx xx xx xA0 B0A0 B0 x x xx x xx x xx x xx x xx x x1 0 00 0 11 0 00 0 11 0 00 0 1A3 = B3A3 = B3A3 = B3A2 = B2A2 = B2A2 = B2A1 = B1A1 = B1A1 = B1A0 = B0A0 = B0A0 = B01 0 00 1 00 0 11 0 00 1 00 0 15.4.2 4位比較器用兩片74HC85來實現(xiàn)8位二進制數(shù)比較.5.5 算術運算電路Ci+1=Ai BiSi =AiBi1. 半加器CICOAiBiC

22、iSiCi+1全加器的邏輯符號圖Ci+1 (Ai Bi) Ci AiBiSi = (Ai Bi) Ci 2. 全加器5.5 算術運算電路全加器電路實現(xiàn)多位二進制數(shù)加法運算的電路稱為二進制加法器。按相加過程中進位方法的不同，可將二進制加法器分為：串行(行波)進位加法并行(先行)進位加法器。1. 串行進位加法器串行進位加法器可完全由全加器構成，最低位的進位輸入置為0，低位全加器運算產生的進位輸出作為高位全加器的進位輸入，所以進位信號是從低位向高位逐位向前推進的。4位串行進位加法器邏輯電路5.5.1二進制加法器【例5.3】試用Verilog HDL設計一個4位串行進位加法器 module adder

23、(A,B,c0,S,c4);/4位串行進位加法器 input3:0 A,B; /兩個相加的4位輸入二進制數(shù) input c0;/最低位的進位輸入 output3:0 S;/4位的和 output c4;/最高位的進位 wire1:3 C;/中間進位/由4個全加器實例化構成的串行進位加法器 f_adder u1(A0,B0,c0,S0,C1); f_adder u2(A1,B1,C1,S1,C2); f_adder u3(A2,B2,C2,S2,C3); f_adder u4(A3,B3,C3,S3,c4);endmodule潛在問題：加法電路不能立即轉換，進位在加法器中傳遞時增加了延時，更重要

24、的是，可能還會產生一些錯誤的之間狀態(tài)。2并行進位加法器并行進位又叫先行進位或超前進位，是為了解決串行進位運算速度問題而設計。在串行進位加法器中，高位的運算要等到低位的進位到了以后才能進行，所以降低了運算器的運算速度，而且這種影響會隨著位數(shù)的增加而增加。如果每一位的運算都不需要等待低位進位的到來，可直接由參加運算的二進制數(shù)及最低位的進位來進行運算，產生本位和以及向高位的進位，則運算器的運算速度就會大大提高。由于全加器的進位邏輯表達式可以寫成:其中Ai和Bi是全加器的數(shù)據(jù)輸入，Ci是來自低位的進位輸入，Ci+1是本位向高位的進位輸出。2并行進位加法器設Gi=AiBi，稱為進位發(fā)生，即當參加本位運算

25、的兩個二進制位均為1時，一定會向高位發(fā)生進位；設Pi=Ai Bi ，稱為進位傳遞，即當參加本位運算的兩個二進制位之一為1時，會將來自低位的進位傳遞給高位；則進位邏輯表達式可改寫成： Ci+1=Gi+PiCi 落實到4位加法器中可得：C1=G0+P0C0C2=G1+P1C1= G1+P1 (G0+P0C0)= G1+P1G0+P1P0C0C3=G2+P2C2=G2+P2(G1+P1G0+P1P0C0) =G2+P2G1+ P2P1G0+ P2P1P0C0C4=G3+P3C3 =G3+P3(G2+P2G1+ P2P1G0+ P2P1P0C0) =G3+P3G2+ P3P2G1+ P3P2P1G0+

26、 P3P2P1P0C0由此可得，每一級的進位均可由參加運算的Ai、Bi以及最低位的進位C0直接產生。而本位和又可由參加本位運算的兩個二進制數(shù)及進位輸入異或產生，因此可設計出4位并行進位加法器。 2并行進位加法器C1=A0B0+C0(A0+B0)；C2=A1B1+A0B0(A1+B1)+C0(A1+B1)(A0+B0) ；C3=A2B2+A1B1(A2+B2)+ A0B0(A2+B2)(A1+B1)+ C0(A2+B2)(A1+B1)(A0+B0) ；74HC283就是根據(jù)這一思想設計而成的4位并行進位加法器。其邏輯圖如下圖(a)所示，其在Proteus環(huán)境下的仿真如下圖(b)所示。 (a) 7

27、4HC283的邏輯圖 (b)74HC283仿真示例0110+1101=10011 2并行進位加法器5.5.2 二進制減法器計算機中的加法和減法運算是用補碼來實現(xiàn)的。對于補碼的減法運算，其運算規(guī)則有：A - B補 = A補+ -B補對于定點二進制整數(shù)來說，-B補= B +1，也就是說，只要將B各位取反，再加上1，即可得到-B補。A B = A + (-B) = A + B + 1減法運算表示成加法運算將兩加數(shù)各自求補碼兩個補碼相加并丟掉溢出位運算結果再次求補得到原碼值圖5.26 4位二進制求反電路圖5.27 減法運算仿真示例0110-0011=0110+1100+1=00115.5.2 二進制減

28、法器77輸出數(shù)據(jù)F3F2F1F0的絕對值不大于7。78輸出數(shù)據(jù)F3F2F1F0的絕對值不大于7。ABA0+A+1=A補B0+B+1=B補( -B補) A補+ ( -B補)+1=A補+-B補 A補+-B補補1 0 10 1 1111 0 1 01 1 0 01 0 1 11 1 0 10 0 1 01 1 1 00 0 0 10 0 1 015.5.3 二進制乘法器一位乘法器真值表an bn pn = an bn 0 00 11 01 10001多位乘法器可以由一位乘法器設計而成 -位積相加。 a3a2a1a0 b3b2b1b0 b0a3 b0a2 b0a1 b0a0 b1a3 b1a2 b1a

29、1 b1a0 b2a3 b2a2 b2a1 b2a0 + b3a3 b3a2 b3a1 b3a0 p7 p6 p5 p4 p3 p2 p1 p0圖中每個體現(xiàn)相乘的小方格表示一位乘法器位積相加時則采用全加器進行，每行上的全加器形成了4位串行加法器。將所有位的乘積加在一起就得到乘積結果p7p0， 占8位。a和b均為無符號整數(shù)。5.6 奇偶校驗電路 在數(shù)字系統(tǒng)工作過程中，經常需要進行數(shù)據(jù)傳輸，而傳輸時又可能會因為系統(tǒng)內部或外部干擾等原因產生錯誤。這種錯誤的結果往往是把數(shù)據(jù)中的某一位由“0”變成了“1”或由“1”變成了“0”。為了提高數(shù)據(jù)傳送的可靠性，必須對傳送的數(shù)據(jù)進行校驗。在眾多校驗措施中，奇偶校

30、驗是成本低廉、比較常用的方案，它是通過檢查數(shù)據(jù)奇偶性來判斷數(shù)據(jù)是否出現(xiàn)一位或奇數(shù)位出錯的電路。 5.6.1 奇偶校驗的基本原理奇偶校驗的基本方法就是在待發(fā)送的有效數(shù)據(jù)位之外再增加一位奇偶校驗位構成傳輸碼，使整個傳輸碼中含1的個數(shù)為奇數(shù)(采用奇校驗)或者偶數(shù)(采用偶校驗)。在接收端再通過檢查接收到的傳輸碼中1的個數(shù)的奇偶性是否與發(fā)送端的一致來判斷傳輸過程中是否發(fā)生錯誤。奇偶校驗原理框圖在發(fā)送端，由奇偶發(fā)生器根據(jù)要發(fā)送的n位信息碼產生奇偶校驗位(又稱監(jiān)督碼)，從而構成n+1位的傳輸碼。在接收端，由奇偶校驗器對傳輸碼中含“1”個數(shù)進行奇偶性的判斷。奇偶校驗只能發(fā)現(xiàn)1位或奇數(shù)位出錯，但在實際應用中，一

31、位出錯的概率最高，所以仍應用很廣。 【例5.4】設計3位二進制信息碼的并行奇校驗電路。 解：奇偶校驗電路應包括奇偶發(fā)生器和奇偶校驗器兩部分?！纠?.4】設計3位二進制信息碼的并行奇校驗電路。 用Verilog HDL描述的奇偶發(fā)生器程序：module parity_odd1(a,b,c,Wev1,Wod1); input a,b,c;/3位信息碼 output Wev1,Wod1;/監(jiān)督碼輸出 assign Wev1=(abc);/偶校驗監(jiān)督碼 assign Wod1=! Wev1;/奇校驗監(jiān)督碼endmodule用Verilog HDL描述的奇偶校驗器程序：module parity_odd

32、2(a,b,c,Wod1,Wod2,Wev2); input a,b,c,Wod1;/傳輸碼 output Wod2,Wev2;/輸出檢驗碼 assign Wod2=abcWod1;/奇檢驗輸出 assign Wev2=!Wod2;/偶檢驗輸出endmodule87例 4比特奇偶校驗位產生器和校驗器4位數(shù)據(jù)的奇/偶校驗位發(fā)生器4位數(shù)據(jù)的奇/偶校驗位校驗器EVEN/ODD=0時，輸出為PE (偶校驗碼);EVEN/ODD=1時，輸出為PO(奇校驗碼);EVEN/ODD=0時，校驗PEEVEN/ODD=1時，校驗PO88例 8比特奇/偶校驗位產生器5.6.2 集成電路奇偶檢驗發(fā)生器/校驗器目前常用

33、的集成電路奇偶發(fā)生器/校驗器有74180、74HC280等。74HC280為例，它可作為奇偶發(fā)生器，也可作為奇偶校驗器；可以用于奇校驗，也可用于偶校驗。D0 D8是9位輸入代碼ODD是奇校驗輸出端EVEN是偶校驗輸出端圖5.30 74HC280的邏輯圖01108位奇校驗系統(tǒng)仿真實驗電路91常用MSI組合邏輯器件92常用MSI組合邏輯器件93常用MSI組合邏輯器件5.7 中規(guī)模集成電路構成組合電路的分析與設計5.7.1 分析方法【例5.5】試分析圖5.32所示邏輯電路的功能。F m0+m7 而m0對應的三個輸入全為0，m7對應的三個輸入全為1，可見，圖5.5是一個三輸入的一致電路，即只要三個輸入

34、變量的值一致，則輸出為1?！纠?.6】試分析圖5.33所示邏輯電路的功能十進制數(shù)二進制數(shù)8421BCD碼NC4T3T2T1T0 C S3S2S1S0 01234567890 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 10 0 0 0 00 0 0 0 10 0 0 1 00 0 0 1 10 0 1 0 00 0 1 0 10 0 1 1 00 0 1 1 10 1 0 0 00 1 0 0 1101112131415161718190 1 0 1 00 1 0

35、1 10 1 1 0 00 1 1 0 10 1 1 1 00 1 1 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 11 1 0 0 01 1 0 0 1T3T2T1T05.7.2 設計方法用中規(guī)模集成電路設計組合電路的基本步驟 (1) 將電路劃分為功能塊。(2) 設計功能塊電路。首先列真值表，寫邏輯表達式，將邏輯函數(shù)表達式變換成與所用中規(guī)模集成電路邏輯電路函數(shù)表達式相似的形式；比較邏輯函數(shù)表達式或比較真值表，根據(jù)對比結果畫出功能塊邏輯圖，比較時可能出現(xiàn)以下幾種情況： 若組合電路的邏輯函數(shù)與某種MSI的邏輯函數(shù)一樣，選用該種MSI效果最好； 若組合電路的邏輯函數(shù)表達式是某種MSI的邏輯函數(shù)表達式的一部分，對多出的輸入變量和與項適當處理（按接1或接0），即可得到組合電路的邏輯函數(shù)； 對于多輸入、單輸出的組合電路的邏輯函數(shù)，選用數(shù)據(jù)選擇器比較方便； 多輸入、多輸出的組合電路的邏輯函數(shù)選用譯碼器和邏輯門較好； 當組合電路的邏輯函數(shù)與MSI的邏輯函數(shù)相同之處較少時，不宜選用那種MSI芯片。(3) 畫出整體邏輯電路圖?！纠?.7】試用3線-8線譯碼器和門電路實現(xiàn)以下函數(shù) F1AC