視頻配套的和程序匯總里寫(xiě)代碼都放在這里hsehsi

1、RCC復(fù)位時(shí)鐘控制零死角玩轉(zhuǎn)STM32M3系列淘寶： 論壇： 掃描進(jìn)入淘寶店鋪主講內(nèi)容01講解時(shí)鐘樹(shù)參考資料:零死角玩轉(zhuǎn)STM32“RCC使用HSE/HIS配置時(shí)鐘”章節(jié)02重寫(xiě)時(shí)鐘配置函數(shù)時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解HSE時(shí)鐘HSE：High Speed External Clock signal，即高速的外部時(shí)鐘。來(lái)源：無(wú)源晶振（4-16M），通常使用8M?？刂疲篟CC_CR 時(shí)鐘控制寄存器的位16：HSEON控制時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解HSI時(shí)鐘HSI：Low Speed Internal Clock signal，高速的內(nèi)部時(shí)鐘。來(lái)源：芯片內(nèi)部，大小為8M，當(dāng)HSE故障時(shí)，系統(tǒng)時(shí)鐘會(huì)自動(dòng)切換到HS

2、I，直到HSE啟動(dòng)成功?？刂疲?RCC_CR 時(shí)鐘控制寄存器的位0：HSION控制時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解鎖相環(huán)時(shí)鐘鎖相環(huán)時(shí)鐘：PLLCLK來(lái)源：(HSI/2、HSE)經(jīng)過(guò)倍頻所得 ?？刂疲篊FGR：PLLXTPRE、PLLMUL注意：PLL時(shí)鐘源頭使用HIS/2的時(shí)候，PLLMUL最大只能是16，這個(gè)時(shí)候PLLCLK最大只能是64M，小于ST官方推薦的最大時(shí)鐘72M。時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解系統(tǒng)時(shí)鐘鎖相環(huán)時(shí)鐘：SYSCLK，最高為72M（ST官方推薦的）來(lái)源：HSI、HSE、PLLCLK。控制：CFGR：SW注意：通常的配置是SYSCLK=PLLCLK=72M。時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解HCLK時(shí)鐘HCL

3、K：AHB高速總線(xiàn)時(shí)鐘，速度最高為72M。為AHB總線(xiàn)的外設(shè)提供時(shí)鐘、為Cortex系統(tǒng)定時(shí)器提供時(shí)鐘（SysTick）、為內(nèi)核提供時(shí)鐘（FCLK）。AHB：advanced high-performance bus。來(lái)源：系統(tǒng)時(shí)鐘分頻得到，一般設(shè)置HCLK=SYSCLK=72M控制： CFGR：HPRE時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解PCLK1時(shí)鐘PCLK1：APB1低速總線(xiàn)時(shí)鐘，最高為36M。為APB1總線(xiàn)的外設(shè)提供時(shí)鐘。2倍頻之后則為APB1總線(xiàn)的定時(shí)器2-7提供時(shí)鐘，最大為72M。來(lái)源：HCLK分頻得到，一般配置PCLK1=HCLK/2=36M控制： RCC_CFGR 時(shí)鐘配置寄存器的PPRE1位

4、時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解PCLK2時(shí)鐘PCLK2：APB2高速總線(xiàn)時(shí)鐘，最高為72M。為APB1總線(xiàn)的外設(shè)提供時(shí)鐘。為APB1總線(xiàn)的定時(shí)器1和8提供時(shí)鐘，最大為72M。來(lái)源：HCLK分頻得到，一般配置PCLK1=HCLK=72M控制： RCC_CFGR 時(shí)鐘配置寄存器的PPRE2位時(shí)鐘樹(shù)其他時(shí)鐘講解RTC時(shí)鐘RTC時(shí)鐘：為芯片內(nèi)部的RTC外設(shè)提供時(shí)鐘。來(lái)源：HSE_RTC（HSE分頻得到）、LSE（外部32.768KHZ的晶體提供）、LSI（32KHZ）?？刂疲?RCC備份域控制寄存器RCC_BDCR：RTCSEL位控制獨(dú)立看門(mén)狗時(shí)鐘：IWDGCLK，由LSI提供時(shí)鐘樹(shù)主系統(tǒng)時(shí)鐘講解MCO時(shí)鐘輸出MCO：microcontroller clock output，微控制器時(shí)鐘輸出引腳，由PA8復(fù)用所得。來(lái)源：PLLCLK/2，HSE、HSI、SYSCLK控制：CRGR