具有多個電壓軌的FPGA和DSP應用的電源設計方法精

1、具有多個電壓軌的FPGA和DSP應用的電源設計方法（上大多數(shù)電子產(chǎn)品都有一個或更多的數(shù)字處理系統(tǒng)，比如FPGA或DSP,而這些數(shù)字處理系統(tǒng)往往需要多個電壓軌供電。對于數(shù)字系統(tǒng)的電源問題有多種解決辦法。本文提出了多電壓軌FPGA和DSP應用的電源解決方案，此處假設輸入電源電壓大于或等于系統(tǒng)的軌電壓（如12、5或3.3V。特殊應用的要求特殊應用要求使用全面DC/DC電源解決方案。大多數(shù)的系統(tǒng)設計者都傾向于簡單的、低成本的電源解決方案，同時也要考慮被供電的電路類型以及輸入電源和每個電壓軌上的差異。.FPGA和DSP內(nèi)核以及I/O電壓軌已經(jīng)擁有了切換噪聲，主要是由電壓軌上數(shù)百萬的晶體管的切換而產(chǎn)生的。

2、所以，大體上，這些數(shù)字”電壓軌可以通過開關(guān)電源來供電而不用考慮開關(guān)噪聲。相反，音頻電路、收發(fā)電路、時鐘信號、鎖相環(huán)電路和其他噪聲敏感電路的電壓軌一一術(shù)語稱模擬”電壓軌一一應該經(jīng)過線性調(diào)整器裝置或低噪聲、固定頻率的PWM轉(zhuǎn)換裝置后供電。有時模擬電路的賣主特別要求這些電壓軌還必須經(jīng)過濾波環(huán)節(jié)。另外，噪聲敏感電路可能會受到開關(guān)切換所產(chǎn)生的噪聲的影響，所以，應該采用推薦的開關(guān)調(diào)整器電路并且保護所用的電感器不受干擾。限制開關(guān)頻率的范圍和/或使所有開關(guān)調(diào)整器的開關(guān)頻率同步可能會使濾波環(huán)節(jié)變得更容易些。一旦某個電路被供電，就必須要考慮輸入電源電壓和每一能量電壓軌上電壓之間的差異一一每一電壓軌轉(zhuǎn)換器的功耗必須

3、在容許范圍內(nèi)。最簡單的解決辦法是功率分配。電源分配預縮工序節(jié)點導致了內(nèi)核電壓軌電壓從2.5V降到了1.2V甚至低于1.0V。然而，作為負載點（POL直流/直流轉(zhuǎn)換器的輸入電壓（該電壓提供內(nèi)核電壓，墻磚電壓和許多總線的電壓保持在12、5和3.3V。直流/直流轉(zhuǎn)換器所提供的電壓必須要解決功率損耗問題。同時，當單個POL轉(zhuǎn)換器的功率下降時，輸入電源的輸出能量將會增加。雖然數(shù)字IC電路的靜倉電流在數(shù)據(jù)表中已經(jīng)給出，但是預測一個具體的FPGA結(jié)構(gòu)或軟件程序的最大電流（有時稱為動態(tài)電流”常常是一件困難的事情。不過幸運的是，所有的FPGA和DSP生產(chǎn)商都提供了在線服務，包括：功率損耗的估計、關(guān)鍵軟件的下載、

4、具體應用的設計標準和至少一種最大電流的工作估計。一旦知道每一電壓軌的最大電流和功率損耗，我們就可以構(gòu)造出解決電源問題的方法了。圖1所示的結(jié)構(gòu)圖就是許多種解決方案中的一種，可以用來解決一塊FPGA和一塊DSP的應用問題。Saute翼Mt TOC o 1-5 h z ?tQ|h4|tWliJVMHrSum降MvAi-irwD59；5U*JL3V*|15*FigurekSimplifiaxl?pplicatiDnwilli?kF右4Mi*o”O(jiān)KPtlrifADwniUiADral?tilRT*riWfeI.VV?QHIAft:iJV*lAISV*2A卷印口DWflfPIWfiMj1151注意為了把

5、5V的輸入電源電壓牽引到所有的電壓軌電壓上，設計者使用了FPGA所要求的2.5V電壓軌電壓作為一個平均總線電壓，這樣可以更有效提供1.8-V電壓軌，然后再應用該1.8V去為1.0V電壓軌供電。如果假設所有的POL轉(zhuǎn)換器使用的都是價格便宜的線性調(diào)節(jié)器，功率分配如表1所示，其中輸入電流至少為4.5A。同時，轉(zhuǎn)換器1和2的功率損耗分別為和5W,對于沒有附加空氣流動裝置或者外部散熱器的表面封裝線性調(diào)節(jié)器是無法達到這樣的功率損耗的。假設轉(zhuǎn)換器1、2和3所使用的是降壓開關(guān)轉(zhuǎn)換器，則功率分配如圖2所示?？梢婇_關(guān)調(diào)節(jié)器消除了相應的功率損耗，并且提高了效率，降低了輸入電流，進而允許使用低能量的、較便宜的輸入電源

6、墻磚RlI111優(yōu)秀的電源設計技術(shù)在設計多電壓軌系統(tǒng)時，如果沒有考慮到每一個電壓軌功率上升時間的話，將會對器件的穩(wěn)定性造成瞬時或長期的威脅。不正確的電壓軌時間可以放大潛在的故障，可能會損害處理器的I/O端口或支撐系統(tǒng)裝置（如：存儲器、邏輯處理器或數(shù)據(jù)變換器等。ESD保護故障和絕緣結(jié)構(gòu)故障將對器件造成長期的危害，而良好的絕緣結(jié)構(gòu)可以使兩個電壓軌內(nèi)在的分離。如果一個電壓軌正在被使用，而另一個電壓軌就會禁止使用一段較長周期一一比如一個月一一或者疊加更短的周期，這時就可能會對器件產(chǎn)生損害。閉鎖現(xiàn)象可以造成直接的顯而易見的損害，或長時期的影響系統(tǒng)可靠性。當電流通過CMOS器件的襯底時，會在反向的寄生雙極

7、性晶體管（如SCR上觸發(fā)一種自激傳導電壓軌，這時就會產(chǎn)生閉鎖現(xiàn)象。在這個過程中電流將持續(xù)的增大直到器件的損壞或電源電壓下降。如果一個電源給一個器件供電，則在第二個器件沒有被完全供電之前將會產(chǎn)生反向電流流入或流出第二個器件，這時將會產(chǎn)生觸發(fā)電流。如果在所有器件都供電完畢后，輸入端的電壓大于或小于電壓軌上的電壓，系統(tǒng)同樣會觸發(fā)一個閉鎖。有記載雙向I/O端口也可能是系統(tǒng)產(chǎn)生故障的一個原因。當處理器和支撐的外圍設備（如存儲器或數(shù)據(jù)變換器不是由同一電源供電時，就可能存在的閉鎖現(xiàn)象。而總線沖突一般發(fā)生在多個器件在供電過程中同時試圖控制雙向總線時，進而會影響I/O的可靠性。晶體管在某種未知的狀態(tài)下將會產(chǎn)生一

8、種從輸入電壓軌到接地之間的隱蔽路徑，在類似這種不良條件下數(shù)字器件將會產(chǎn)生更大的瞬間起峰電流，進而造成瞬間的損害或長期影響系統(tǒng)的可靠性。最近，F(xiàn)PGA和DSP制造商及已經(jīng)改進了保護電路來減少這種閉鎖現(xiàn)象、總線沖突和類似的晶體管不良狀態(tài)。針對上文所述問題，下面列出了一些簡而易行的電源設計方案對系統(tǒng)進行進一步的保護。第一，確保所有與處理器I/O總線相連接的邏輯外圍設備由同樣的電壓軌供電，該電壓軌同時為處理器的I/O供電。第二，確保每個電壓軌的轉(zhuǎn)換器控制在一個指定的誤差范圍內(nèi)，該范圍包括整體輸入電壓和瞬時過程中負載的變化范圍。該系列文（一般小于等于100 ms里是單章的第二部分對此做了更詳細的介紹。第

9、三，確保所有電壓軌的供電電壓在相對較短的時間調(diào)，或是同時供電，這樣啟動時電壓軌間的意外時間誤差將會減到最小具有多個電壓軌的FPGA和DSP應用的電源設計方法（下大多數(shù)電子產(chǎn)品都有一個或更多的數(shù)字處理系統(tǒng)，比如FPGA或DSP,而這些數(shù)字處理系統(tǒng)往往需要多個電壓軌供電。對于數(shù)字系統(tǒng)的電源問題有多種解決辦法文提出了多電壓軌FPGA和DSP應用的電源解決方案，此處假設輸入電源電壓大于或等于系統(tǒng)的軌電壓（如12、5或3.3V。電源排序的實現(xiàn)電源排序不僅僅和電壓軌電壓上升和下降的順序有關(guān)，也和電壓軌的定時與電壓差異之間的關(guān)系有著密切的聯(lián)系。FPGA和DSP制造商很少對電壓軌的排序有明確的要求，但是一旦規(guī)

10、定了該順序，用戶就必須遵守。這種推薦的排序一般意味著制造商應用該器件至少完成過一系列規(guī)定的供電測試并且取得成功。有三種控制電壓上升的排序方法：同步排序、按比例排序、順序排序。圖2為一個同步排序的例子，兩個電壓軌的斜坡部分是同步的，較低電壓軌的電壓在規(guī)定的點處停止。兩電壓軌的電壓開始以相同的dv/dt速率上升，并且每個電壓軌超過規(guī)定容差的時間是最少的。由于同步排序可以防止閉鎖現(xiàn)象、總線沖突和不良的晶體管狀態(tài)，所以該排序通常被認為是最理想的排序方法。但是，如果沒有某種特殊電路用來使轉(zhuǎn)換器間產(chǎn)生互感作用，這種排序方法是最難于實現(xiàn)的。按比例排序的例子如圖3所示。在該排序下，各電壓軌電壓是以不同的dv/

11、dt速率上升的，高電壓軌擁有更高的轉(zhuǎn)換電壓，所以兩電壓軌同時到達規(guī)定點處。同時注意到最大電壓差異發(fā)生在規(guī)定點處。這種排序方法比較容易實現(xiàn)，前提是dc/dc轉(zhuǎn)換器擁有外可控的軟啟動裝置。Vrt圖4是按順序排序的圖形，該方法的軟啟動是最簡單易行的。把第一個轉(zhuǎn)換器的輸出電壓（或可用的電源信號簡單地連接到第二個轉(zhuǎn)換器上，然后以此類推，則按順序排序是很容易實現(xiàn)的。這種方法下電壓電壓軌間的電壓差異最大，但只要所有電壓軌電壓相互迅速上升，直接損害或長期可靠性問題就可以忽略了。并且，這種排序方法對于構(gòu)建測試系統(tǒng)來說是最容易實現(xiàn)的，所以許多FPGA和DSP推薦使用這種方法。電源電壓下降排序是比較難于控制的，主要

12、是因為在電源電壓下降的過程中，各電壓軌的電壓分布主要由電壓軌容性和阻性負載決定。換句話說，即使電壓軌1先于電壓軌2被禁用，和電壓軌2比較，電壓軌1也可能擁有較大的容性負載和較小的阻性負載，所以電壓軌1將會在電壓軌2之后放電。另外，電壓下降也可能是由以下幾個因素造成的：在電壓下降的過程中某一電壓軌的負載變化和電壓軌間下降的電壓不同。無論是已知負載下電壓軌電壓的每一次放電還是控制所有電壓軌使其相互通信（如：同步排序等都要求有附加電路。同時要求每個電壓軌的電壓曲線是平滑的、單調(diào)上升的，如圖電壓軌電壓單調(diào)上升控制的實現(xiàn)2-4所示啟上半部分所示。許多源電壓監(jiān)控器（SVS,所以，對于SVS電路來說，要想成

13、功為其它是必要的。大部分DSP都要求一個外部可提供SVS或RESET的信FPGA每個電壓軌上都應用了內(nèi)部電IC供電，單調(diào)上升的電壓號，該信號可指出電壓軌何時上電，所以就不必須要求電壓的單調(diào)上升了啟動時，流入電壓軌上電流決定著電壓軌上電容的變化。除了這個電流，由于總線沖突或其他晶體管不良狀態(tài)等原因，多電壓軌FPGA和DSPIC電路會產(chǎn)生極大的沖擊電流。最大電壓斜線上升時間要求（導致最小的dv/dt轉(zhuǎn)換率和更慢的啟動時間在上升的時間長度上有所限制，這樣IC電路中的子電路電壓就會低于它們的工作電壓了。在以前老的數(shù)字ICs電路中,減慢斜坡內(nèi)核電壓上升的時間可以減少啟動瞬間流入IC電路的沖擊電流如圖5下

14、半部分所示，許多新的FPGA和DSP已經(jīng)成功解決了這種啟動問題排序供電IC電路的各個部分來解決，并且啟動電流大大低于預計的動態(tài)電流。所以，對于大（如:通過順序多數(shù)新近的FPGA和DSP,引起電壓軌解耦網(wǎng)絡上的大容量電容變化的電流決定著啟動時的瞬間起峰電流。利用C=Odv/dt來表示峰值電流，這里C是大容量電容，dv/dt是可選擇的斜率，我們可以很容易發(fā)現(xiàn)：峰值電流可能大于數(shù)字IC電路的動態(tài)電流和電壓軌轉(zhuǎn)換器的最大工作電流。FpGFHS5IIIIPIY0IIBinillin寸間要求（導致最大的dv/dt轉(zhuǎn)換率和更快的啟動時間由多種原因斜坡時間要求，都應該軟啟動POL轉(zhuǎn)換器，進而確保改變電容變化的

15、瞬間起峰電流不超過轉(zhuǎn)換器電流的限制，當電流過載時所引起的過電流保護可能會使轉(zhuǎn)換器不正確的啟動。系列文章的第二部分列舉了應用轉(zhuǎn)換器/調(diào)節(jié)器時有關(guān)啟動問題的兩個例子，并且解釋了如何應用軟啟動來控制電壓軌跡的斜率等問題。電源設計方法綜合前文所述，圖6為圖1所示的數(shù)字ICs電路的單一應用提供了一種簡單的電源設計方法Tiaiebt EN5乏+L UR -vrSwmlieiTETI?mi*Ruvulilnfim5虹hnF時hMRfRffllltlOf選擇線性調(diào)節(jié)器或開關(guān)調(diào)節(jié)器取決于電壓軌的功率損耗（如：功率耗散所要求的效率和/或應用的需要（如：低噪聲的要求。該方法假設允許FPGA或DSP在其他應用之前被啟

16、動（如順序排序。圖6所示的電源解決方案采用的是連接每個數(shù)字器件輸出電壓的順序排序方法，如果電壓足夠的高，可以直接把第一電壓軌的外部SVS和下一電壓軌相應的管腳連接在一起。雖然圖6所示的例子指出了內(nèi)核電壓、輔助電壓和I/O電壓的默認啟動順序，但是恰當?shù)膯禹樞驊摲螰PGA或DSP制造商所建議的排序。雖然有些時候是否應用建議的排序并不影響成功供電和預防損害的發(fā)生，但是卻可以降低啟動電流。對比其他啟動方法，順序排序便于實現(xiàn)，并且通過交錯啟動電壓軌可以更好的減少啟動電流。具有軟啟動功能的POL轉(zhuǎn)換器，其電壓軌的上升時間是可控的，這種轉(zhuǎn)換器的應用也是高度推薦的，特別是在FPGA或DSP的電壓軌有最小

17、上升和下降時間要求的時候。許多DSP要求有外部復位信號RESET,這時就要用到具有可控延遲功能的外部SVS了。最后，最重要的是電源設計過程要注意負載瞬變量的變化。多電壓軌系統(tǒng)的電源設計方案不僅僅是要求降低尺寸和成本。系統(tǒng)級和/或應用級的要求（如噪聲敏感度或周圍環(huán)境溫度決定著是否采用低成本的線性調(diào)節(jié)器。啟動時電壓軌間的相互影響對于一個魯棒系統(tǒng)來說是至關(guān)重要的。以后我們還將討論如何選擇恰當?shù)霓D(zhuǎn)換器，以及如何用它來設計多電壓軌的應用實例。具有多個電壓軌的FPGA和DSP電源設計實例大多數(shù)電子產(chǎn)品由于包含一個或多個FPGA或DSP數(shù)字處理芯片而需要提供多個電源軌。在為這些數(shù)字IC供電時，有多種方案可以

18、選擇，也有許多潛在的陷阱需要避免。在具有多個電壓軌的FPGA和DSP應用的電源設計方法”一文中，作者提出了多電壓軌FPGA和DSP應用的電源解決方案，討論了功率預算和排序選擇等在系統(tǒng)水平所關(guān)注的問題。本文將著重討論如何在各種類型的點到名載點（POL直流/直流轉(zhuǎn)換器之間做出選擇，并討論如何設計這些轉(zhuǎn)換器才能滿足直流精度以及啟動和暫態(tài)要求。/降壓POL直流/直流轉(zhuǎn)換器可以分成兩類：線性穩(wěn)壓器和基于電感的開關(guān)穩(wěn)壓器。圖1顯示了線性穩(wěn)壓器的功能圖。線性穩(wěn)壓器的主要優(yōu)點是芯片成本低、設計時間短，另外，由于帶有內(nèi)部開關(guān)并只需要一個輸入和輸出電容，所需要的板面積也比較小。另外，線性穩(wěn)壓器可以提供干凈的低噪聲

19、輸出電壓。其主要缺點是效率低，在重負載時等于VOUT/VIN,導致產(chǎn)生數(shù)值為（VOUT-VIN?IOUT的功率耗散。功率以熱的形式損失掉，而熱又必須通過穩(wěn)壓器的封裝和/或外部散熱裝置散發(fā)掉。在該市場上，由于目前大多數(shù)穩(wěn)壓器的最小輸入電壓為1.8到2.7V,線性穩(wěn)壓器非常適于負載電流較低而電壓較高的電壓軌。另一個缺點只出現(xiàn)在啟動速度快但不可控的低成本簡單穩(wěn)壓器中，這個問題本文將在后面予以討論。圖2給出了同步降壓開關(guān)穩(wěn)壓器的一個方框圖。降壓開關(guān)穩(wěn)壓器使用兩個開關(guān)來產(chǎn)生工作周期等于VOUT/VIN的脈沖串。當負載變化時，該穩(wěn)壓器的反饋控制環(huán)通過調(diào)制固定頻率脈沖串的脈沖寬度（或既調(diào)制脈沖頻率也調(diào)制脈沖

20、寬度來不斷調(diào)整電壓，從而產(chǎn)生了脈沖調(diào)寬”PWM這個術(shù)語。然后，用感容濾波器（LC輸出濾波對方波脈沖串進行濾波，進而得到帶有三角形輸出電壓紋波的直流輸出電壓。Figure1,LinearroauleivrLlOwO6大多數(shù)FPGA和DSP內(nèi)核和I/O軌的直流容差依然是犬;然而，一些內(nèi)核軌及其它一些芯片電源軌的容差已經(jīng)降低到3%。對某個特定的芯片，容差范圍的低端(-5或-3%通常是確保某些性能要求(如DSP運行速度可達的最小電壓。該范圍的較高端可能接近于該芯片的絕對最高運行電壓。理解電源的直流容差的計算方法不僅對保證系統(tǒng)的性能很重要，對保證系統(tǒng)的可靠性也很重要。直流容差不包含由負載階躍的暫態(tài)所產(chǎn)生

21、的電壓驟降(dip。負載階躍的暫態(tài)發(fā)生在由POL轉(zhuǎn)換器供電的數(shù)字器件快速提高負載電流要求的時候。直接影響電源直流容差的因素包括參考電壓容差、反饋電阻容差以及該芯片的線調(diào)解指標和負載調(diào)解指標。圖3給出的例子摘自TPS54310可調(diào)降壓開關(guān)轉(zhuǎn)換器的性能說明書。假設輸入軌為5V10%,直流輸出負載的范圍為100mA至U3A,表1計算了1.2V士5%的輸出電壓在負載暫態(tài)過程中可以驟降(仍在調(diào)解范圍內(nèi)的百分比。線調(diào)解指標和負載調(diào)節(jié)指標隨器件變化，甚至來自同一家電源IC制造商的器件也是如此，所以在計算中使用它們時必須小心。大多數(shù)最新的轉(zhuǎn)換器都帶有電壓前饋，幾乎消除了輸出電壓對輸入電壓的依賴并使線調(diào)解幾乎可

22、忽略。負載調(diào)節(jié)是電源芯片的環(huán)路增益的函數(shù)；較高的環(huán)路增益有較好的負載調(diào)解能力。請注意，許多輸出電壓固定并帶有內(nèi)部補償?shù)霓D(zhuǎn)換器的輸出電壓精度更高，因為輸出電壓可以通過調(diào)整內(nèi)部反饋電阻進行設定。在表1的例子中，在輸出電壓下降到-5%最低容差之前，只有1.2V的2.843%或34.1mv的空間可用于負載瞬時驟降。在轉(zhuǎn)換器做出響應之前，電源軌上的電容必須能夠提供這個負載電流，否則該電壓將降到規(guī)范以下。為處理負載暫態(tài)過程，可以把不同容量且串聯(lián)電阻低的電容和電感并聯(lián)。如何確定這個解耦網(wǎng)絡”的電容容量以及它們將如何影響轉(zhuǎn)換器的響應時間，本文將在后面進行討論。TliWe1.(juMenerateviCONIH

23、IB4J1WQMOMCOMKirAHOMmoOP牯BLCUFUV-iWLrAtciHDJUIIICrmpitTnwtjitrAA.imT-B3LiirctHQuliiMnO.QTfcVlitiS-tSii-aajU*4r?Au(押牌心吧料？42軻片-QWTJ皿AtSJRrMlndhrhrkwMvwdMdpi軌-i157人12HlFi.iuiirELSitiirkipvo腫瞪UBEIW!克日mPOL(UVLO5UVLO(5/FET67(1AF(dv/dt(inrushcurrentCBulk(i=CBulk?dv/dt4(ratiometricfIhmo(dv/dt(1.2V3.3V負載躍變所產(chǎn)

24、生的暫態(tài)過程不論依賴于傳統(tǒng)PWM轉(zhuǎn)換器的環(huán)路帶寬還是依賴于磁滯轉(zhuǎn)換器的固定的開關(guān)時間，所有POL直流/直流轉(zhuǎn)換器都有有限的暫態(tài)響應時間。圖8顯示了低電流線性穩(wěn)壓器對輸出負載電流變化（如一行引起DSP完成復雜運算的代碼的響應。使用低ESR和低ESL（等效串聯(lián)電感的輸出電容有助于減小暫態(tài)下垂。然而，為了幫助該轉(zhuǎn)換器應付階躍暫態(tài)，幾乎總需要在該電源軌的輸出端另外附加電容，并需要增加局部旁路電容。圖9顯示了負載階躍暫態(tài)過程的傳播和由解耦網(wǎng)絡產(chǎn)生的抑制作用。不同容量的電容抑制不同頻率的負載階躍暫態(tài)成分，以至于POL轉(zhuǎn)換器（從根本上說，其輸入電源被迫只能小幅度支持該階躍負載的低頻成分。例如，如果FPGA或

25、DSP產(chǎn)生1000A/s的負載階躍，由于解耦網(wǎng)絡對該暫態(tài)的抑制作用，該轉(zhuǎn)換器被迫只能對1A/US的暫態(tài)做出反應。小電容（在幾皮法到1UF的范圍處理負載階躍的高頻成分。1到22yF的電容處理中頻成分，從47到1000uF的低ESR大容量電容處理低頻成分。優(yōu)化解耦網(wǎng)絡（即把所增加的電容量降到最小的常見方法是目標阻抗方法，參考文獻4全面介紹了該方法。該方法要求設計者知道被供電器件的負載階躍暫態(tài)的最壞情況（如在0.5u從200mA上升到2.2A或4A/us階躍的持續(xù)時間為10US并對POL轉(zhuǎn)換器的暫態(tài)響應能力有所了解。如果POL轉(zhuǎn)換器的位置遠離被供電的數(shù)字IC和/或板布局要求電源軌使用窄的箔線和/或小的過孔連接到負載，則需要為如圖9所