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文檔簡介

1、終端匹配電阻對 FPGA輸出的差分信號的影響測試測試1:終端匹配電阻對 LVDS言號的影響測試條件:FPGA輸出差分信號,經(jīng)過3米/10米長白超5類網(wǎng)線傳輸,使用示波器觀察不同 的終端匹配電阻(DS90LV048接收端對信號的并聯(lián)電阻)下信號情況。 CH1、CH2接差分信 號,彳言號F1=CH1-CH21): 3米長的網(wǎng)線、100歐姆終端匹配電阻MSOK 3024A M陶31226 McnOci 1516:205220121 皿口* 2 5005/ 34100.0S50.00:/ 停止 步 11.29Vr_、諼 Agilent樂賽T-, 一111a. -Ji1f慌推模式 200GSa/sir-

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10、無終端匹配電阻,開路。k150X3024 MT5211122E Mon Oct 1516:57:032012500t/ 2 500?/ 34。托度 500.05/ 停止 f 11 23Vrf .46: Agilent采族 慌限模式2 OOGSa/s逋道JJ /匚Y1K. .IuVJDC10.01DC10.0:1DC1.001DC1.001iij 上一 7DWAX:+54.000 nsVW):Y2阿:AY:* JV i丁F1LHk耐: Ch1h2|)教學函數(shù) , 豆子 |一函數(shù)醺 O 函致源2-M9O-X3024A, MY5214122B Men Oct 1517:022320125口。我 2 5005/ 34-1.904S10003/ 停止 f 1.23 Vk,.-S . , !J-wwm!riirrfrw*-rr. wi l-.既 Agilent來生.慌推模式2.00ESa/$eri一& a.r

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