微型計算機原理：第5章 存儲器系統(tǒng)2015

1、第5章存儲器系統(tǒng)內(nèi)容提要 概述 讀寫存儲器RAM 只讀存儲器ROM 存儲器的組成 高速緩沖存儲器1/1185.1 存儲器原理存儲器是組成計算機系統(tǒng)的重要部件，它用來保存計算機工作所必須的程序和數(shù)據(jù)，并用來存放計算機在運行過程中產(chǎn)生的有用信息。存儲器由具有記憶功能的兩態(tài)物理器件組成：如電容、雙穩(wěn)態(tài)電路等。存儲器有兩種基本操作：讀操作、寫操作。21.存儲器的分類按在系統(tǒng)中的位置內(nèi)存：存放當前運行所需要的程序和數(shù)據(jù)，以便向CPU快速提供信息，相對輔存而言，主存的存取速度快，但容量小，且價格高外存：用來存放當前暫不參與運行的程序、數(shù)據(jù)和文件，以及一些永久性保存的程序、數(shù)據(jù)和文件，在CPU需要處理時再成

2、批的與主存交換。特點是存儲容量大、價格低，但存取速度較慢3存儲器的分類系統(tǒng)總線內(nèi)存CPU及總線控制邏輯半導體存儲器I/O接口I/O接口I/O接口I/O接口調(diào)制/解調(diào)電路磁盤驅(qū)動器控制器磁盤驅(qū)動器控制器磁盤驅(qū)動器控制器磁帶硬磁盤軟磁盤A軟磁盤B內(nèi)存儲器外存儲器外存儲器接口電路系統(tǒng)總線4存儲器的分類（1）按存儲介質(zhì)分磁存儲器：磁盤、磁帶等半導體存儲器（半導體集成電路存儲器）光存儲器激光光盤存儲器半導體存儲器從器件原理分TTL存儲器：雙極性存儲器，是用TTL電路制成的存儲器，特點是速度快、功耗大、集成度低。因此計算機中的高速緩存常采用雙極型存儲器。MOS存儲器：單極型存儲器，是用MOS電路制成的存儲

3、器，特點是集成度高、功耗低、價格便宜，但工作速度比TTL存儲器要低。計算機中的內(nèi)存大量采用MOS存儲器。5存儲器的分類（1）半導體存儲器只讀存儲器 （ROM）隨機存取存儲器（RAM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM） 掩膜式ROM一次性可編程ROM（PROM） 紫外線擦除可編程ROM（EPROM）電擦除可編程ROM（E2PROM）半導體存儲器按使用屬性分隨機存取存儲器RAM：可讀可寫、斷電丟失只讀存儲器ROM：正常只讀、斷電不丟失6讀寫存儲器RAM組成單元速度集成度應用SRAM觸發(fā)器快低小容量系統(tǒng)DRAM極間電容慢高大容量系統(tǒng)NVRAM帶微型電池慢低小容量非易失7只讀存儲器ROM掩膜

4、ROM：信息制作在芯片中，不可更改PROM：允許一次編程，此后不可更改EPROM：用紫外光擦除，擦除后可編程；并允許用戶多次擦除和編程EEPROM（E2PROM）：采用加電方法在線進行擦除和編程，也可多次擦寫Flash Memory（閃存）：能夠快速擦寫的E2PROM ，但只能按塊（Block）擦除82. 存儲器技術(shù)性能指標存儲容量 指存儲器可以存儲的二進制信息量，即可尋址的存儲器單元數(shù) 每單元二進制位數(shù) 例如SRAM2114容量為1K 4，即它有1K個存儲單元，每單元存儲4位二進制數(shù)存取時間 存儲器訪問時間，啟動一次存儲器操作到完成該操作所需要的時間9存儲周期 連續(xù)啟動兩次獨立的存儲器操作所

5、需間隔的最小時間可靠性 用故障間隔平均時間（MTBF）來表示功耗 要求低功耗存儲器技術(shù)性能指標（1）103. 半導體存儲器芯片的結(jié)構(gòu)地址寄存地址譯碼存儲體控制電路AB數(shù)據(jù)寄存讀寫電路DB OE WE CS 存儲體存儲器芯片的主要部分，用來存儲信息 地址譯碼電路根據(jù)輸入的地址編碼來選中芯片內(nèi)某個特定的存儲單元 片選和讀寫控制邏輯選中存儲芯片，控制讀寫操作11（1）存儲體每個存儲單元具有一個唯一的地址，可存儲1位（位片結(jié)構(gòu)）或多位（字片結(jié)構(gòu)）二進制數(shù)據(jù)存儲容量與地址、數(shù)據(jù)線個數(shù)有關(guān)：芯片的存儲容量存儲單元數(shù)存儲單元的位數(shù)2MN M：芯片的地址線根數(shù) N：芯片的數(shù)據(jù)線根數(shù) 示例12譯碼器A5A4A3

6、A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元單譯碼雙譯碼（2）地址譯碼電路單譯碼結(jié)構(gòu)雙譯碼結(jié)構(gòu)雙譯碼可簡化芯片設(shè)計主要采用的雙譯碼結(jié)構(gòu)13（3）片選和讀寫控制邏輯片選端CS*或CE*有效時，可以對該芯片進行讀寫操作輸出OE*控制讀操作。有效時，芯片內(nèi)數(shù)據(jù)輸出該控制端對應系統(tǒng)的讀控制線寫WE*控制寫操作。有效時，數(shù)據(jù)進入芯片中該控制端對應系統(tǒng)的寫控制線144、讀寫存儲器RAM 按照存儲1位二進制信息的電路不同，RAM存儲器分為:靜態(tài)RAM（SRAM）基本存儲單元是觸發(fā)器電路動態(tài)RAM（DRAM）MOS管極間寄生電容15靜態(tài)RAM(SRAM)SR

7、AM的基本存儲單元是觸發(fā)器電路每個基本存儲單元存儲二進制數(shù)一位許多個基本存儲單元形成行列存儲矩陣SRAM一般采用“字結(jié)構(gòu)”存儲矩陣：每個存儲單元存放多位（4、8、16等）每個存儲單元具有一個地址16靜態(tài)RAM 的基本存儲電路6個MOS管組成雙穩(wěn)態(tài)電路T1截止T2導通為”0”， T2截止T1導通為”1”T1T2為工作管，T3T4為負載管 T5T6T7T8為控制管寫入：X線Y線有效，使T5T6T7T8導通，寫控制信號有效，使單元數(shù)據(jù)線與外部數(shù)據(jù)線連通，靠T1T2的截止與導通記錄信息讀出： X線Y線有效，使T5T6T7T8導通，讀控制信號有效，使單元數(shù)據(jù)線與外部數(shù)據(jù)線連通，從T2端讀出信息17靜態(tài)R

8、AM原理靜態(tài)RAM芯片組成存儲體行列譯碼器控制電路18譯碼器A5A4A3A2A1A06301存儲單元64個單元行譯碼A2A1A0710列譯碼A3A4A501764個單元一維譯碼(單譯碼結(jié)構(gòu))二維譯碼(雙譯碼結(jié)構(gòu))靜態(tài)RAM原理19SRAM 2114存儲容量為1K418個引腳：10根地址線A9A04根數(shù)據(jù)線I/O4I/O1片選CS*讀寫WE*20SRAM 2114的功能工作方式CS*WE*I/O4 I/O1未選中讀操作寫操作10010高阻輸出輸入21SRAM芯片6264存儲容量為8K828個引腳：13根地址線A12A08根數(shù)據(jù)線D7D0片選CS1*、CS2讀寫WE*、OE*功能+5VWE*CS2

9、A8A9A11OE*A10CS1*D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND1234567891011121314282726252423222120191817161522SRAM 6264的功能工作方式CS1*CS2WE*OE*D7 D0未選中未選中讀操作寫操作1000110110高阻高阻輸入輸出23一個實際SRAM的例子24存儲器訪問周期的時序存儲器芯片對輸入信號的時序要求是很嚴格的，而且各種存儲器芯片的時序要求也不相同。為確保正常工作，存儲器上的控制邏輯提供的地址輸入和控制信號必須滿足該器件制造廠家所規(guī)定的時序參數(shù)。存儲器的讀操作和寫操作時序是不同

10、的。在選擇存儲器器件時，須考慮的最重要的參數(shù)是存取時間。從地址輸入穩(wěn)定到數(shù)據(jù)輸出的最大時延大于從芯片片選有效到數(shù)據(jù)輸出的時延。前一個時延參數(shù)被稱為存取時間。25存儲器讀周期的時序讀周期時間從地址開始的存取時間從片選有效開始的存取時間地址CS數(shù)據(jù)輸出讀恢復時間下一存儲器周期開始處ADBC26對于讀操作而言，輸出數(shù)據(jù)有效后不能立即改變地址輸入信號而開始另一次讀操作。這是因為在下一次存儲器操作之前，器件需要一定的時間來完成內(nèi)部操作，這段時間被稱為讀恢復時間。存取時間和讀恢復時間之和叫做存儲器讀周期時間。從一次讀操作的開頭到下一個存儲器周期開始之間的時間不應小于存儲器讀周期時間。同樣也存在寫恢復時間。

11、存儲器讀周期的時序27存儲器寫周期的時序?qū)懼芷跁r間地址建立時間寫脈沖寬度地址CS數(shù)據(jù)輸出寫恢復時間下一存儲器周期開始處ADBCWE28寫周期中除了要加地址輸入信號和芯片片選信號CS外，還要在WE線上加一個低電平有效的寫入脈沖，并提供要寫入的數(shù)據(jù)。數(shù)據(jù)輸入的時序要求不太嚴格，只要在整個寫周期中保持穩(wěn)定即可。但對于寫脈沖卻有兩個嚴格的時序要求：地址建立時間和寫脈沖寬度。地址建立時間就是地址狀態(tài)達到穩(wěn)定的時間，在經(jīng)過這段時間之后才能加入寫脈沖。有些存儲器器件的讀寫恢復時間可以為零。存儲器寫周期的時序29動態(tài)RAM(DRAM)動態(tài)RAM單元線路簡單，以MOS管極間寄生電容來存儲信息由于漏電原因，電容器

12、上的電荷一般會在幾毫秒內(nèi)泄漏掉。為此，必須定期給它們補充電荷，這就是動態(tài)RAM的刷新動態(tài)RAM集成度高，引腳數(shù)據(jù)受到小型化封裝的限制，往往很少，少量的地址線要分時作行地址和列地址用動態(tài)RAM內(nèi)部結(jié)構(gòu)有兩個特點：一是具有行地址和列地址鎖存器，另一個是內(nèi)部帶有讀出再生放大器，提高信號輸出功率301. DRAM的單管存儲單元電路由一個MOS管和一個電容組成寫入：行選擇有效，T1導通，寫入信息送上數(shù)據(jù)線，列選擇有效，T2導通，信息寫入存儲電容C讀出：與寫入類似，行列選通，T1T2導通，C上的信息送上數(shù)據(jù)線刷新放大器行選擇列選擇數(shù)據(jù)I/O線CT1T231存儲矩陣地址總線I/O緩沖器數(shù)據(jù)總線讀寫控制/動態(tài)

13、刷新電路RAS#地址鎖存器CAS#WE#2. DRAM芯片的結(jié)構(gòu)323. 芯片實例Intel 2118 DRAM存儲容量為16K116個引腳：7根地址線A6A0數(shù)據(jù)輸入輸出信號Din，Dout行列選通信號RAS*，CAS*讀寫WE*NCDINWERASA0A2A1VDDVSSCASDOUTA6A3A4A5NC123456781615141312111092118Intel 2118 DRAM內(nèi)部結(jié)構(gòu)334. 動態(tài)RAM的刷新（1）動態(tài)RAM為什么要進行刷新 動態(tài)RAM是利用電容C上充積的電荷來存儲信息的。當電容C有電荷時，為邏輯“1”，沒有電荷時，為邏輯“0”。但由于任何電容都存在漏電，因此，

14、當電容C存有電荷時，過一段時間由于電容的放電過程導致電荷流失，信息也就丟失。因此，需要周期性地對電容進行充電，以補充泄漏的電荷，通常把這種補充電荷的過程叫刷新或再生。刷新放大器行選擇列選擇數(shù)據(jù)I/O線CT34動態(tài)RAM的刷新（續(xù)1）（2）刷新時間間隔隨著器件工作溫度的增高，放電速度會變快。刷新時間間隔一般要求在1100 ms。一般C0.2pF，若允許C兩端電壓變化差為U1V，泄漏電流I10-10A，則 因此，2ms內(nèi)必須對存儲信息進行刷新。盡管對各個基本存儲電路在讀出或?qū)懭霑r都進行了刷新，但對存儲器中各單元的訪問具有隨機性，無法保證一個存儲器中的每一個存儲單元都能在2 ms內(nèi)進行一次刷新，所以

15、需要系統(tǒng)地對存儲器進行定時刷新。T UI0.210-1212ms10-1035動態(tài)RAM的刷新（續(xù)2）（3）刷新周期和正常的存儲器讀周期的不同之處：在刷新周期中輸入至存儲器器件的地址一般不來自地址總線，而是由一個以計數(shù)方式工作的寄存器提供。而正常的讀周期，地址來自地址總線，既有行地址，也有列地址。在存儲器刷新周期中，存儲器模塊中各芯片的刷新是同時進行的，這樣可以減少刷新周期數(shù)。而在正常的讀周期中，只能選中一行存儲芯片。在存儲器刷新周期中，存儲器模塊中各芯片的數(shù)據(jù)輸出呈高阻狀態(tài)，即片內(nèi)數(shù)據(jù)線與外部數(shù)據(jù)線完全隔離。36動態(tài)RAM的刷新（續(xù)3）（4）刷新方式從用于刷新的時間來看，刷新可以采用“集中”

16、或“分散”兩種。集中刷新方式是在信息保存允許的時間范圍內(nèi)，集中一段時間對所有基本存儲電路一行一行地順序進行刷新，刷新結(jié)束后再開始工作周期。分散刷新方式是把各行的刷新分在2ms的期間內(nèi)進行。動態(tài)RAM的缺點是需要刷新邏輯，而且刷新周期存儲器模塊不能進行正常讀寫操作。但由于動態(tài)RAM集成度高、功耗低以及價格便宜，所以在大容量的存儲器系統(tǒng)中普遍采用。375、 只讀存儲器ROMROM：只讀存儲器，使用時只能讀出其中的信息，而不能寫入新的信息。ROM中的信息在關(guān)機后不消失。ROM的特點是其內(nèi)容一旦設(shè)定就不能改變，至少不借助于特別的設(shè)備是不能改變的。ROM是非易失性存儲器，而且十分可靠。大部分存儲器系統(tǒng)中

17、既含有RAM模塊，又含有ROM模塊。一般在ROM中存放引導裝入程序和不變的數(shù)據(jù)表之類的數(shù)據(jù)，有時還存入常駐監(jiān)控程序和操作系統(tǒng)的部分，以及永久性的語言解釋程序。38ROM分類按寫入方式，ROM可分為如下幾種類型：掩模ROM（Masked ROM）：生產(chǎn)時已將程序、數(shù)據(jù)寫入其中，用戶只能讀出，不能修改。PROM（Programable ROM）：可編程ROM，PROM中的程序是由用戶自行寫入的，但一經(jīng)寫入就無法更改了，是一種一次性寫入的ROM。EPROM（Erasable Programable ROM）：可擦除可編程ROM，EPROM可由用戶自行寫入程序，寫入后的內(nèi)容可用紫外線燈照射來擦除，然后

18、可重新寫入內(nèi)容。EPROM可多次改寫。E2PROM（Electrically Erasable Programable ROM）：電可擦除可編程ROM，可用電信號進行清除和重寫的存儲器， E2PROM使用方便，但存取速度較慢，價格較貴。39掩模只讀存儲器ROM中的字結(jié)構(gòu)40復合譯碼結(jié)構(gòu)41由于這種ROM中字線和位線之間是否跨接MOS管是根據(jù)存儲內(nèi)容在制造時“掩?！惫に囘^程來決定的，所以稱為掩模ROM。 這種ROM制造完畢后用戶不能更改所存信息。至于存儲矩陣的內(nèi)部結(jié)構(gòu)，除上面介紹的字位結(jié)構(gòu)外，還有類似于RAM中雙譯碼或復合譯碼結(jié)構(gòu)。復合譯碼結(jié)構(gòu)42可編程只讀存儲器PROMVCCTxy熔絲行線X列

19、線Y43可編程只讀存儲器PROM的基本存儲電路為一個晶體管。在用戶編程時，輸入地址碼，通過地址譯碼，選擇相應的字線呈高電平。同時，要寫入信息0，則將相應位線送上低電平，于是管子導通，只要適當控制導通電流的強弱，可將熔絲燒斷；若要寫入1，則將相應位線送上高電平，于是管子截止，熔絲不被燒斷。這樣可按地址完成字的內(nèi)容寫入。很顯然，熔絲在編程時一旦燒斷，不能再復原。因此，這種PROM用戶只能進行一次編程。6、可編程只讀存儲器PROM447、可擦可編程只讀存儲器EPROM紫外線擦除ROM的基本電路由一個浮置柵雪崩注入MOS（FASMOS）管和一個普通MOS管串聯(lián)而成。在某些基本電路的D和S之間加一個25

20、V電壓，另外加入編程脈沖，它們的D和S之間就會瞬間擊穿并有電子通過絕緣層注入浮置柵。當高壓去掉后，注入浮置柵的電子因有絕緣層包圍無處泄漏，浮置柵就為負，形成導電溝道，F(xiàn)AMOS管導通。此時就認為這些基本存儲電路被寫入了0。45基本存儲電路46在EPROM存儲器芯片上方有一個石英玻璃窗口，當用紫外線照射這個窗口時，所有基本存儲電路的浮置柵上的電荷會形成光電流泄漏掉，使電路恢復初始狀態(tài)，從而把寫入的信息擦除。這樣就可以對其再次編程。紫外線擦除EPROM的時間較長，并且不能擦除個別單元的信息。近幾年來，電可改寫的可編程只讀存儲器E2PROM已被廣泛應用。其主要特點是能在應用系統(tǒng)中進行在線讀寫，并可按

21、字節(jié)進行擦除和改寫。EPROM基本存儲電路47EPROM頂部開有一個圓形的石英窗口，用于紫外線透過擦除原有信息一般使用專門的編程器（燒寫器）編程編程后，應該貼上不透光封條出廠未編程前，每個基本存儲單元都是信息 “1”編程就是將某些單元寫入信息0EPROM 2716EPROM 276448EPROM芯片2716存儲容量為2K824個引腳：11根地址線A10A08根數(shù)據(jù)線DO7DO0片選/編程CE*/PGM讀寫OE*編程電壓VPP功能VDDA8A9VPPOE*A10CE*/PGMDO7DO6DO5DO4DO3123456789101112242322212019181716151413A7A6A5

22、A4A3A2A1A0DO0DO1DO2Vss49EPROM 2716的功能工作方式CE*/PGMOE*VCCVPPDO7 DO0待用15V5V高阻讀出005V5V輸出讀出禁止015V5V高阻編程寫入正脈沖15V25V輸入編程校驗005V25V輸出編程禁止015V25V高阻50EPROM芯片2764存儲容量為8K828個引腳：13根地址線A12A08根數(shù)據(jù)線D7D0片選CE*編程PGM*讀寫OE*編程電壓VPP功能VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGM*NCA8A9A11OE*A10CE*D7D6D5D4D312345678910111213142827262

23、52423222120191817161551EPROM 2764的功能工作方式CE*OE*PGM*A9VPPDO7 DO0讀出0015V輸出讀出禁止0115V高阻待用15V高阻Intel標識0012V15V輸出編碼標準編程01負脈沖25V輸入Intel編程01負脈沖25V輸入編程校驗00125V輸出編程禁止125V高阻528、EEPROM和快閃存儲器EEPROM是在EPROM原理基礎(chǔ)上改進而成的。EEPROM與EPROM的主要區(qū)別是編程時需要的高電壓不是專門外接的，而是在內(nèi)部把VCC變換升高產(chǎn)生的。所以，EEPROM的擦除不僅速度快，而且可以逐字節(jié)進行?？扉W存儲器(Flash Memory)

24、是近年來發(fā)展很快的新型半導體存儲器件。就其本質(zhì)而言，快閃存儲器屬于EEPROM類型?？扉W存儲器與一般意義上的EEPROM的最大差別是擦除速度快，不再逐個字節(jié)進行，而是逐塊進行；讀取速度高，重寫容易；功耗很??；集成度不斷提高，價格在不斷下降。53EEPROM和快閃存儲器由于快閃存儲器具有這些獨特優(yōu)點，在一些較新的主機板上采用Flash ROM BIOS，使得BIOS 升級非常方便?？扉W存儲器未來可用作固態(tài)大容量存儲器。目前普遍使用的大容量存儲器仍為硬盤。硬盤雖有容量大和價格低的優(yōu)點，但它是機電設(shè)備，有機械磨損，可靠性及耐用性相對較差，抗沖擊、抗振動能力弱，功耗大，因此人們一直希望找到取代硬盤的手

25、段。由于快閃存儲器集成度不斷提高，價格降低，使其在便攜機上取代小容量硬盤已成為可能。U盤即USB盤的簡稱，是快閃存儲器的一種形式，因此也叫閃盤。U盤最大的特點就是：小巧而便于攜帶、存儲容量大、價格便宜，是一種移動存儲設(shè)備。一般的U盤容量有128 MB、256 MB、512 MB、1 GB、2 GB、4 GB、8 GB等。U盤利用微機系統(tǒng)的USB總線接口與系統(tǒng)連接。549、 存儲器的組成存儲器與CPU的連接CPU是通過三總線（ AB、DB、CB ）與存儲器、I/O接口部件相連接，并與之交換信息；只允許某時刻CPU和連在三總線上的某個存儲單元或I/O接口中某個寄存器（I/O端口）交換信息；55CP

26、U與存儲器的連接CPU與存儲器連接時，需注意的問題CPU總線的帶負載能力小系統(tǒng)中，CPU可以同存儲器直接相連較大系統(tǒng)中，必須在CPU總線輸出和存儲器輸出線上增加驅(qū)動電路CPU時序與存儲器存取速度之間的配合存儲芯片的選擇應盡可能滿足CPU取指令和讀寫存儲器的時序要求存儲器組織、地址分配和片選問題確定存儲容量、存儲器的類型和數(shù)量、劃分RAM、ROM區(qū)控制信號的連接CPU的讀、寫控制信號與存儲器的匹配存儲器芯片的擴充56多個位擴充的存儲芯片的數(shù)據(jù)線連接于系統(tǒng)數(shù)據(jù)總線的不同位數(shù)。當存儲器芯片的數(shù)據(jù)線少于8位時，可通過由若干個同類芯片組成8位數(shù)據(jù)線后，再與CPU的數(shù)據(jù)總線相連，而將這一組芯片稱為“芯片組

27、” 。當芯片存儲容量為2P8 (bit)時,單片即可組成一個芯片組(Intel 6116 2K8bit)；當芯片存儲容量為2Pq(q 8) 時, 一個芯片組的芯片數(shù)N=8q。 (16K1，64K 1）位擴充法也稱位并聯(lián)法，采用這種方法構(gòu)成存儲器時，各存儲芯片連接的地址信號是相同的；存儲芯片的數(shù)據(jù)線則分別連接到數(shù)據(jù)總線的相應位上。位數(shù)的擴充571. 位數(shù)的擴充位數(shù)的擴充是指存儲芯片的位數(shù)不夠，需對每個存儲單元的位數(shù)進行擴展。下頁圖示用2片Intel2114（1K4位）可以組成1K8位存儲器模塊。 CSWEA0A9D0D7CSWED0D3A0A9D0D3U1U2CSWED4D7A0A9D0D321

28、14211458位數(shù)擴充的特點存儲器工作時，各芯片同時進行相同的操作；在這種方式中，對存儲芯片實際上沒有選片的要求，只進行數(shù)據(jù)位數(shù)的擴展，而整個存儲器的字數(shù)(存儲單元數(shù))與單個存儲芯片的字數(shù)是相同的；在這種連接方式下，地址線的負載數(shù)等于芯片數(shù)，而數(shù)據(jù)線的負載數(shù)為1。59存儲器芯片的擴充2114（1）A9A0I/O4I/O1片選D3D0D7D4A9A02114（2）A9A0I/O4I/O1CECE兩片同時選中數(shù)據(jù)分別提供602. 容量的擴充存儲器的容量與地址線的條數(shù)有關(guān)存儲系統(tǒng)常需利用多個存儲芯片擴充容量，也就是擴充主存儲器地址范圍，簡稱為“地址擴充”或“字擴充”將存儲器的地址分成兩部分一部分(

29、低位地址部分)接到各存儲芯片作為芯片的片內(nèi)地址，一部分(高位地址部分)經(jīng)過片選譯碼器譯碼后送到各存儲芯片的片選輸入端；各存儲芯片的數(shù)據(jù)線中的對應位連接在一起。地址線編排原則 “低位選址”：低位地址線滿足每個芯片(組)內(nèi)選址需要。 “高位選片”：剩余高位地址線用于各個芯片(組)的選擇。 片選端連接的方法：線選法、全譯碼法、部分譯碼法。61容量的擴充由16K8位芯片組成64K8位的存儲器 623. 譯碼和譯碼器譯碼：將某個特定的“編碼輸入”翻譯為唯一“有效輸出”的過程譯碼電路可以使用門電路組合邏輯譯碼電路更多的是采用集成譯碼器地址譯碼器：將地址碼翻譯成相應芯片的控制信號的電路。常用的2:4譯碼器：

30、 74LS139常用的3:8譯碼器： 74LS138常用的4:16譯碼器：74LS15463譯碼和譯碼器（1）全譯碼全譯碼：所有的系統(tǒng)地址線均參與對存儲單元的譯碼尋址片內(nèi)譯碼：低位地址線對芯片內(nèi)各存儲單元的譯碼尋址片選譯碼：高位地址線對存儲芯片的譯碼尋址采用全譯碼，每個存儲單元的地址都是唯一的，不存在地址重復，可以提供對整個存儲空間的尋址能力；譯碼電路可能比較復雜、連線也較多；即使不需要使用全部地址空間也可采用全譯碼方式，多余的譯碼輸出暫時不用，可留作需要時擴充。64全譯碼法WRA0 A10CSWED7 D0A0 A10CSWED7 D0A0 A10CSWED7 D0A0 A10CSWED7

31、D0A11A 15A0A 10IO/MD7D 05:32譯碼器CPU31301061166116611661162365譯碼和譯碼器（2）部分譯碼部分譯碼：只有部分（一般是高位）地址線參與對存儲芯片的譯碼每個存儲單元將對應多個地址（地址重復），需要選取一個可用地址可簡化譯碼電路的設(shè)計但系統(tǒng)的部分地址空間將被浪費在內(nèi)存容量不大的小系統(tǒng)中使用該方法，可以滿足內(nèi)存容量的要求，并取得地址空間連續(xù)的效果。66部分譯碼法A0 A10CSWED7 D0A0 A10CSWED7 D0A0 A10CSWED7 D0A0 A10CSWED7 D0A14A 15A0A 10IO/MWRD7D 02:4譯碼器CPU1

32、061166116611661162367部分譯碼器由于有的高位地址線沒有參加譯碼，其0和1的取值為無關(guān)項，因此高位地址不是唯一的，這就產(chǎn)生了地址重疊問題。地址重疊：一個存儲單元具有多個存儲地址基本地址：地址重疊情況下，存儲器模塊的任一存儲單元都可以用幾個不同的地址碼進行訪問，沒有參加譯碼的地址線取值為0時對應的一組地址為存儲器模塊的基本地址。映像地址：其它地址為映像地址。基本地址和映像地址68譯碼和譯碼器（3）線選譯碼線選譯碼：將地址總線的高位地址不經(jīng)過譯碼，直接將它們作為片選信號接至各存儲芯片的片選輸入端。雖構(gòu)成簡單，但地址空間嚴重浪費必然會出現(xiàn)地址重復（一個存儲單元對應多個存儲地址）一個

33、存儲地址會對應多個存儲單元線選方式的突出優(yōu)點是無須使用片選譯碼器；缺點是存儲地址空間被分成了相互隔離的區(qū)段，造成地址空間的不連續(xù)，給編程帶來不便。線選方式通常適用于存儲容量較小且不要求存儲容量擴充的小系統(tǒng)中。69譯碼和譯碼器片選端譯碼小結(jié)存儲芯片的片選控制端可以被看作是一根最高位地址線在系統(tǒng)中，主要與地址發(fā)生聯(lián)系：包括地址空間的選擇（例如接系統(tǒng)的IO/M*信號）和高位地址的譯碼選擇（與系統(tǒng)的高位地址線相關(guān)聯(lián)）對一些存儲芯片通過片選無效可關(guān)閉內(nèi)部的輸出驅(qū)動機制，起到降低功耗的作用7074LS138 3-8線譯碼器芯片介紹7174LS138的功能表片選輸入編碼輸入輸出G1 G2A* G2B*C B

34、 AY7* Y0*1 0 00 0 011111110（僅Y0*有效）0 0 111111101（僅Y1*有效）0 1 011111011（僅Y2*有效）0 1 111110111（僅Y3*有效）1 0 011101111（僅Y4*有效）1 0 111011111（僅Y5*有效）1 1 010111111（僅Y6*有效）1 1 101111111（僅Y7*有效）非上述情況11111111（全無效）72線選譯碼示例A14A12A0A13(1)2764(2)2764 CECEA19 A15A14 A13A12 A0一個可用地址121 00 1全0 全1全0 全104000H 05FFFH02000

35、H 03FFFH切記： A14 A1300的情況不能出現(xiàn)00000H01FFFH的地址不可使用73由1K4SRAM構(gòu)成的4K8存儲模塊I/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWEI/O14A0A9CSWE列選通0列選通1列選通2列選通3WRD4D7D0D3A0A9A0A974地址譯碼電路A15A14A13A12MREQA11A10列選通0列選通1列選通2列選通34000H43FFH4400H47FFH4800H4BFFH4C00H4FFFH00010 00

36、11 01 175地址有16位，則A15A12用來選擇存儲器模塊，A11和A10用來選擇該存儲器模塊中的一列，A9A0用來選擇該芯片中對應的存儲單元，它們的取值范圍應該是從000H3FFH。圖中MREQ為存儲器請求信號，低電平有效，表明CPU和存儲器之間進行讀寫操作。譯碼電路可以將全部高位地址線作為輸入，也可以將部分高位地址線作為輸入，對應的譯碼器分別稱為全譯碼器和部分譯碼器。全譯碼器的輸出有效狀態(tài)對應唯一的高位地址，部分譯碼器由于有的高位地址線沒有參加譯碼，其0和1的取值為無關(guān)項，因此高位地址不是唯一的，這就產(chǎn)生地址重迭問題。在這種情地址譯碼電路76況下，存儲器模塊的任一存儲單元都可以用幾個

37、不同的地址碼進行訪問。沒有參加地址譯碼的地址線取值為0時對應的一組地址為存儲器模塊的基本地址。其他的重迭地址為映象地址。有時利用部分譯碼器簡化譯碼器邏輯，譯碼器電路邏輯決定了各芯片（或經(jīng)過位擴充的芯片組）以及存儲器模塊的地址范圍。地址譯碼電路778位微機系統(tǒng)中存儲器組成1、8位微機系統(tǒng)中存儲器組成的特點在微機系統(tǒng)中，存儲器是按字節(jié)（8位二進制數(shù)）來構(gòu)成的；8位CPU的數(shù)據(jù)總線為8位，在每一個存儲器讀寫周期中只能完成一個字節(jié)的讀寫操作，字（ 16位二進制數(shù)）的讀寫操作是用兩個讀寫周期完成的；8位CPU的地址總線為16位，它的64KB存儲空間同屬一個單一的存儲體，即存儲體為64K8位。A15A0D

38、7D0A15A0存儲器64K8 D7D08位微機中存儲器組成原理圖78在8位CPU組成的微機系統(tǒng)中，CPU可以訪問的存儲器地址空間為64KB，地址范圍為0000HFFFFH；內(nèi)存儲器為ROM和RAM兩大模塊組成，而RAM又分為系統(tǒng)區(qū)（監(jiān)控程序或操作系統(tǒng)占用的內(nèi)存區(qū)域）和用戶區(qū)；組成存儲器時，要根據(jù)CPU的特點合理安排ROM模塊的地址范圍和RAM模塊的地址范圍，這就是存儲器的地址分配。一般情況下，系統(tǒng)復位后啟動地址在低端（0000H），則ROM模塊的地址分配在低端，RAM模塊的地址分配在高端；反之，ROM分配在高端，RAM在低端。8位微機系統(tǒng)中存儲器組成的特點792、 8位微機系統(tǒng)中存儲器組成舉

39、例80例題：按給出的存儲器邏輯圖分析計算各芯片地址。 A15A13CPUA12-A0RDCE8KX8ROMOECE8KX8ROMOE3:8譯碼D0-D7WECE8KX8RAMWECE8KX8RAMWE1470OEOEA14U1U2U3U481例題： 有一全譯碼電路如圖所示，試計算RAM芯片的容量及它的地址范圍。A14A151082例題： 某計算機的存儲器系統(tǒng)已配有16K8的ROM區(qū)域和16K8的RAM區(qū)域，RAM模塊的地址0000H3FFFH，采用8K8的ROM芯片組成，RAM模塊地址0C000H0FFFFH，采用8K8的RAM芯片組成。給出地址譯碼方案，并實現(xiàn)ROM、RAM和CPU的連接 。

40、838086系統(tǒng)中存儲器組成1、8086系統(tǒng)中存儲器組成的特點8086CPU的地址總線有20條，它的存儲器是以字節(jié)為存儲單元組成的，每個字節(jié)對應一個唯一的地址碼，所以具有1MB（1,048, 578B）的尋址能力。8086CPU數(shù)據(jù)總線16位，與8086CPU對應的1MB存儲空間可分為兩個512KB的存儲體。其中一個存儲體是由奇地址的存儲單元（高字節(jié)）組成，另一個存儲體是由偶地址的存儲單元（低字節(jié)）組成。前者稱為奇地址的存儲器，后者稱為偶地址的存儲體。偶地址存儲體的數(shù)據(jù)線與16位數(shù)據(jù)總線的低8位（D7D0）連接，奇地址存儲體的數(shù)據(jù)線與16位數(shù)據(jù)總線的高8位（D15D8）連接。20位地址總線中的

41、19條線（A19A1）同時對兩個存儲體尋址，地址總線中的A0只與偶地址存儲體相連接，用于對偶地址存儲體的選擇。當A0為0時，選中偶地址存儲體；當A0為1時，不能選中偶地址存儲體。奇地址存儲體的選擇信號為BHE。84D15D8D7D0A19A1A0BHED7D0D7D0SELSELA18A0A18A0奇（高字節(jié)）地址存儲體偶（低字節(jié)）地址存儲體512K8512K88086系統(tǒng)中存儲器組成85存儲體選擇BHEA0操作00奇偶兩個字節(jié)同時傳送01從奇地址傳送一個字節(jié)10從偶地址傳送一個字節(jié)11無操作8086系統(tǒng)中存儲器組成868086系統(tǒng)中存儲器組成舉例87在一臺微機系統(tǒng)中，通常有多種功能不同的存儲

42、器，如主存儲器(或稱內(nèi)存)、高速緩存Cache、CPU內(nèi)的通用寄存器、磁盤存儲器、磁帶和光盤存儲器等。嚴格地說，這些單個存儲器還不能稱作存儲系統(tǒng)，只有把它們用硬件、軟件或軟件與硬件相結(jié)合的方法連接起來，才成為一個存儲系統(tǒng)，而且從應用角度看，它們是一個整體。各種存儲器有三個主要的參數(shù)：容量、速度、價格。這三個參數(shù)間接地決定了它們的用途和在系統(tǒng)中的位置。通常把微機中的存儲系統(tǒng)解釋為如圖5.12所示的層次結(jié)構(gòu)。從上到下，各種存儲器的存儲容量越來越大，每位的價格越來越便宜，但存取速度越來越慢。5.2 存儲系統(tǒng)的層次結(jié)構(gòu)88存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）89存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)） 可將整個存儲系統(tǒng)看成三級：

43、高速緩存；主存（內(nèi)存）；外存（輔存） 也可看成兩個二級存儲系統(tǒng)： 高速緩存主存 主存外存 這兩級存儲系統(tǒng)的數(shù)據(jù)通路不相同 高速緩存主存的通路是 主存外存的通路是： 90高速緩沖存儲器(Cache)發(fā)展存儲體系的必要性對存儲器的基本要求：大容量、高速度、低價格單一工藝的存儲器件不能同時滿足容量、速度和價格的要求采用并行系統(tǒng)，縮小主存系統(tǒng)，縮小主存和CPU的速度差異，但這種技術(shù)的效果有限多級存儲體系存儲體系：有多種存儲層次，對程序設(shè)計者而言，各層次是一個邏輯上的整體，各層次之間的信息交換由輔助軟硬件自動完成存儲層次主要包括主存輔存、Cache主存虛擬存儲器：為了擴大用戶使用的存儲空間，并能進行存儲

44、系統(tǒng)的自動管理和調(diào)度高速緩存：為了解決CPU和主存之間速度不匹配的問題，提高程序的執(zhí)行速度。91Cache概述每當CPU要存取存儲器時，都先檢查高速緩存。若所要的指令或數(shù)據(jù)在高速緩存內(nèi)，則CPU直接存取高速緩存。這種情況稱為高速命中。反之，若CPU所要的指令或數(shù)據(jù)不在高速緩存中，則需存取較慢的主存儲器。這種情況稱為高速未命中。CPU主存Cache Cache在微機系統(tǒng)中的位置92Cache概述存儲體系的實現(xiàn)依據(jù)程序運行時，在時間上和空間上的局部性時間上的局部性：最近的未來要用的指令和數(shù)據(jù)可能是正在使用的指令和數(shù)據(jù)，因為程序存在循環(huán)，時間上臨近?？臻g上的局部性：臨近的未來要使用的指令和數(shù)據(jù)可能和

45、現(xiàn)在使用的指令和數(shù)據(jù)在在空間上是鄰近的，因為大部分指令和數(shù)據(jù)是順序存儲的。 在高速未命中時，CPU在等待存取主存儲器時，高速緩存控制器就將這些數(shù)據(jù)由主存儲器取入高速緩存內(nèi)。 由于使用高速緩存的主要目的在于提高訪問存儲器的速度，因而高速命中率越高，高速緩沖存儲器系統(tǒng)的性能越好。93Cache的工作原理存儲組織：cache和主存分成大小相同的塊CPU給出主存地址，其中塊號送入到主存cache地址映像變換機構(gòu)，在此處判斷該塊號是否在cache中若在cache中，則稱為高速命中，地址映像機構(gòu)將主存地址變換為cache地址，去訪問cache，訪問結(jié)果直接傳向CPU若沒在cache中，則稱為高速未命中，應

46、正常訪問內(nèi)存，并將訪問內(nèi)存的結(jié)果送CPU，同時將包含該字的一塊信息調(diào)入cache若cache已滿，則進行塊替換，并修改相應地址映像表和cache各塊的狀態(tài)標志94Cache的工作原理塊號塊內(nèi)地址塊號塊內(nèi)地址CPU地址變換cache主存地址cache地址主存CPU命中未命中Cache已滿Cache未滿訪主存裝入cache訪主存替換cache95 數(shù)據(jù)一致性問題 在CPU更新了高速緩存中某一存儲位置的內(nèi)容后，若對應的主存儲器相應位置的內(nèi)容未立即更新，則稍后新取入高速緩存的數(shù)據(jù)很可能正好存入剛被CPU更新過的高速緩存位置。這種情況稱為高速緩存更新內(nèi)容丟失。為防止這種現(xiàn)象發(fā)生，可采用通寫（write-

47、through）與回寫（write-back）兩種方式處理。Cache的工作原理96對于通寫方式，每當CPU對高速緩存某一位置進行寫操作時，高速緩存控制器會立即將這項新內(nèi)容寫入主存儲器所對應的位置內(nèi)。對于回寫方式，高速緩存的每一存儲塊的標志字段上都附有一更新位。若高速緩存某一存儲塊所含的數(shù)據(jù)曾被CPU更新過，但未同時更新主存儲器的對應位置內(nèi)容時，則該塊的更新位的值為置為1。每當要將新的內(nèi)容寫入高速緩存任一存儲塊時，高速緩存控制器即檢查該塊的更新位。若為0，則直接寫入；否則，先將該存儲塊現(xiàn)有內(nèi)容寫回主存儲器對應位置后，再將新內(nèi)容寫入該存儲塊。Cache的工作原理97內(nèi)部高速緩存80486CPU設(shè)

48、置8KB的內(nèi)部高速緩存，用于存儲指令和數(shù)據(jù)。CPU訪問內(nèi)部高速緩存比訪問主存儲器要大大節(jié)省時間，減少了對外部總線的使用，因而提高了系統(tǒng)的性能。Pentium片內(nèi)設(shè)置了兩個8KB內(nèi)部高速緩存，一個作為指令高速緩存，另一個作為數(shù)據(jù)高速緩存。指令和數(shù)據(jù)分別使用不同的高速緩存，使Pentium性能大大超過80486。98內(nèi)部高速緩存的結(jié)構(gòu)以80486為例：80486CPU內(nèi)部設(shè)置8KB的高速緩存，采用4路成組相關(guān)式結(jié)構(gòu)，即將8KB的高速SRAM分成4組，每組2KB。每組分成128行（27），每行存儲16（24）字節(jié)80486物理地址為32位，高21位為主存塊號，低11位為塊內(nèi)地址，分為組內(nèi)行號和行內(nèi)地

49、址Cache地址組內(nèi)行號行內(nèi)地址7位4位主存地址主存塊號組內(nèi)行號行內(nèi)地址21位4位7位99內(nèi)部高速緩存結(jié)構(gòu)示意圖V地址標志行V地址標志行V地址標志行V地址標志行組0組1組2組3內(nèi)部高速緩存的結(jié)構(gòu)100組相聯(lián)映象Cache的組織組0組1組2組3行0行1行0行1行27-1行0行1行27-1行0行1行27-1行0行1行27-1行27-1行27行27+1行27+2行28-1行28行221-1主存Cache1012、內(nèi)部高速緩存的操作地址比較物理地址一致（命中）311110430組0組1組2組3102主存儲器與行組對應位置行（16字節(jié)）行（16字節(jié)）位置0行69行字節(jié)字節(jié)22334450H2233445

50、FH16 字節(jié)的數(shù)據(jù)內(nèi)部高速緩存的操作(續(xù))103在READ未命中周期中，CPU從主存儲器讀取數(shù)據(jù)，其數(shù)據(jù)也被寫入高速緩存的行組部分，其行號由數(shù)據(jù)的物理地址位10位4決定。數(shù)據(jù)的物理地址的高21位被登記在所選擇行組的地址標識部分。數(shù)據(jù)拷貝到哪個組？應首先選中V位為0（無效）的組。經(jīng)常可以采用最近最少使用（LRU）算法保留最近使用的指令和數(shù)據(jù)，替代今后使用可能性小的組。內(nèi)部高速緩存的操作(續(xù))104在WRITE周期命中時，數(shù)據(jù)一經(jīng)寫入高速緩存并將修改后的這行也寫到主存儲器中去。這種把數(shù)據(jù)寫入高速緩存和主存儲器因而修改主存儲器內(nèi)容的方法稱之為通寫方式。80486CPU采用通寫方式。在WRITE周期

51、未命中時，CPU只把數(shù)據(jù)寫入主存儲器。在READ周期命中時，CPU只從高速緩存中讀取數(shù)據(jù)。內(nèi)部高速緩存的操作(續(xù))105內(nèi)部高速緩存采用指令和數(shù)據(jù)混合放置，稱之為聯(lián)合型高速緩存，其目的是發(fā)展多用途，如只執(zhí)行無數(shù)據(jù)存取指令時，全部高速緩存就可全部指令所用；相反，在簡單循環(huán)中處理大量數(shù)據(jù)時，在高速緩存中就可以大部分放置數(shù)據(jù)。通過使高速緩存中所有行組的有效位（V）變?yōu)槭У牟僮鳎梢郧宄咚倬彺?。對?0486CPU，通過外部硬件或執(zhí)行特殊指令均可清除高速緩存。內(nèi)部高速緩存的操作(續(xù))106外部高速緩存在80386CPU系統(tǒng)中設(shè)置了外部高速緩存，而80486也支持外部高速緩存。外部高速緩存的容量通常

52、比內(nèi)部高速緩存的容量大得多，一般為32256KB。在80486系統(tǒng)中，當內(nèi)部高速緩存沒有命中時，則在外部高速緩存中大多能命中，只有當外部高速緩存也沒有命中時，才去訪問速度較低的主存儲器。這樣，使CPU訪問存儲器的平均等待時間幾乎趨于零。107高速緩存在存儲器系統(tǒng)中的位置CPU80386(80486)CACHESRAM1520ns32256KB主存儲器DRAM80120ns116MB硬盤100MB2.1GBDRAM控制器CACHE控制器直接映像方式或2路成組相關(guān)方式1081、直接映像方式高速緩存假設(shè)主存容量為16MB（224），32位物理地址被分成3個字段，最高8位為選擇字段，地址的A23A16共8位為標志字