PCB層疊設(shè)計(jì)基本原則講解學(xué)習(xí)

1、Good is good, but better carries it.精益求精，善益求善。PCB層疊設(shè)計(jì)基本原則-PCB層疊設(shè)計(jì)基本原則2003-4-5一博編者按：PCB層疊方案需要考慮的因素眾多，作為CAD工程師，他往往關(guān)注的是盡可能多一些布線層，以達(dá)到后期布線的便利，當(dāng)然，信號質(zhì)量、EMC問題也是CAD工程師關(guān)注的重點(diǎn)；而對于成本工程師而言，他的想法是：能不能再少2層？對于PCB生產(chǎn)商而言：層疊結(jié)構(gòu)是否對稱則是其關(guān)注重點(diǎn)。一個(gè)高明的CAD工程師需要做的是：如何綜合考慮各方意見，達(dá)到最佳結(jié)合點(diǎn)。以下為EDADOC專家根據(jù)個(gè)人在通訊產(chǎn)品PCB設(shè)計(jì)的多年經(jīng)驗(yàn)，所總結(jié)出來的層疊設(shè)計(jì)參考，與大家共

2、享。PCB層疊設(shè)計(jì)基本原則CAD工程師在完成布局（或預(yù)布局）后，重點(diǎn)對本板的布線瓶徑處進(jìn)行分析，再結(jié)合EDA軟件關(guān)于布線密度（PIN/RAT）的報(bào)告參數(shù)、綜合本板諸如差分線、敏感信號線、特殊拓?fù)浣Y(jié)構(gòu)等有特殊布線要求的信號數(shù)量、種類確定布線層數(shù)；再根據(jù)單板的電源、地的種類、分布、有特殊布線需求的信號層數(shù)，綜合單板的性能指標(biāo)要求與成本承受能力，確定單板的電源、地的層數(shù)以及它們與信號層的相對排布位置。單板層的排布一般原則：A）與元件面相鄰的層為地平面，提供器件屏蔽層以及為頂層布線提供回流平面；B）所有信號層盡可能與地平面相鄰（確保關(guān)鍵信號層與地平面相鄰）；C）主電源盡可能與其對應(yīng)地相鄰；D）盡量避免

3、兩信號層直接相鄰；E）兼顧層壓結(jié)構(gòu)對稱。具體PCB的層的設(shè)置時(shí)，要對以上原則進(jìn)行靈活掌握，根據(jù)實(shí)際單板的需求，確定層的排布，切忌生搬硬套。以下給出常見單板的層排布推薦方案，供大家參考（不限于這些，可根據(jù)實(shí)際情況衍生多種組合）PCB載流能力計(jì)算2003-4-5一博PCB載流能力的計(jì)算一直缺乏權(quán)威的技術(shù)方法、公式，經(jīng)驗(yàn)豐富CAD工程師依靠個(gè)人經(jīng)驗(yàn)?zāi)茏鞒鲚^準(zhǔn)確的判斷。但是對于CAD新手，不可謂遇上一道難題。PCB的載流能力取決與以下因素：線寬、線厚（銅箔厚度）、容許溫升。大家都知道，PCB走線越寬，載流能力越大。在此，請告訴我：假設(shè)在同等條件下，10MIL的走線能承受1A，那么50MIL的走線能承受

4、多大電流，是5A嗎？答案自然是否定的。請看以下來自國際權(quán)威機(jī)構(gòu)提供的數(shù)據(jù)：線寬的單位是：Inch數(shù)據(jù)來源：MIL-STD-275PrintedWiringforElectronicEquipmentPCB中的傳輸線理論2003-4-3一博PCB板上的信號傳輸速率越來越高，PCB走線已經(jīng)表現(xiàn)出傳輸線的性質(zhì).在集總電路中視為短路線的連線上，在同一時(shí)刻的不同位置的電流電壓已經(jīng)不同，所以集總參數(shù)在這時(shí)已經(jīng)不起作用了，必須采用分布參數(shù)傳輸線理論來處理(注：如果線長度大于信號傳輸有效長度的1/6(1/4)，那么我們就看做是一個(gè)分布式系統(tǒng)）。傳輸線的模型可以用圖1表示：單根傳輸線模型如果是理想的無損傳輸線，

5、這沒有G和R。當(dāng)然這也在現(xiàn)實(shí)中不存在的理想狀況。所以，我們以下的考慮都是有損傳輸線。對于圖傳輸線的性質(zhì)可以用電報(bào)方程來表達(dá),電報(bào)方程如下：dU/dz=(R+jwL)IdI/dz=(G+jwC)U電報(bào)方程的解為：通解中的由于R,G遠(yuǎn)小于jwL、jwC，所以通常所說的阻抗是指：從通解中可以看到傳輸線上的任意一點(diǎn)的電壓和電流都是入射波和反射波的疊加，傳輸因此傳輸線上任意一點(diǎn)的輸入阻抗值都是時(shí)間、位置、終端匹配的函數(shù)，再使用輸入阻抗來研究傳輸線已經(jīng)失去意義了，所以引入了特征阻抗、行波系數(shù)、反射系數(shù)的概念描述傳輸線。特征阻抗的物理意義就是：入射波的電壓和入射波的電流的比值，或反射波的電壓和反射波電流的比

6、值。電磁波在介質(zhì)的中的傳輸速度只與介質(zhì)的介電常數(shù)或等效介電常數(shù)有關(guān)。根據(jù)經(jīng)驗(yàn)：FR4內(nèi)層帶狀線的傳輸速度為180ps/inch，表層微帶線的傳輸速度為140180ps/inch。PCB常見的傳輸線主要有以下幾種：1.1.1微帶線（Microstrip)式中:w導(dǎo)線寬度t導(dǎo)線厚度h介質(zhì)厚度適用范圍：w/h的比值在0.11.0之間；相對介電常數(shù)在115之間；地線寬度大于信號線寬度7倍以上。1.1.2嵌入式微帶線（EmbeddedMicrostrip)式中：w導(dǎo)線寬度t導(dǎo)線厚度h介質(zhì)厚度適用范圍：w/h的比值在0.11.0之間；相對介電常數(shù)在115之間；地線寬度大于信號線寬度7倍以上。1.1.3差分

7、線(DifferentialPair)式中：w導(dǎo)線寬度t導(dǎo)線厚度h介質(zhì)厚度s導(dǎo)線邊緣間距適用范圍：w/h的比值在0.11.0之間；相對介電常數(shù)在115之間；地線寬度大于信號線寬度7倍以上；s小于100mil。1.1.4標(biāo)準(zhǔn)帶狀線(Stripline)式中：w導(dǎo)線寬度t導(dǎo)線厚度h介質(zhì)厚度適用范圍：w/h0.35；相對介電常數(shù)在115之間；地線寬度大于信號線寬度倍以上。1.1.5帶狀差分線(Edeg-coupledSymmetricalStripline)式中：w導(dǎo)線寬度t導(dǎo)線厚度h介質(zhì)厚度s導(dǎo)線邊緣間距適用范圍：w/h0.35；相對介電常數(shù)在115之間；地線寬度大于信號線寬度7倍以上；s小于10

8、0mil。1.1.6不對稱差分線(AsymmetricStripline)式中：w導(dǎo)線寬度t導(dǎo)線厚度h、h1導(dǎo)線兩邊到地平面的厚度適用范圍：相對介電常數(shù)在115之間地線寬度大于信號線寬度7倍以上需要注意的是，以上這些公式只是可以用來近似估算傳輸線的阻抗，而且當(dāng)特征阻抗在50歐姆左右時(shí)吻合較好（總誤差小于5），但當(dāng)阻抗值偏離50歐姆較遠(yuǎn)時(shí)，誤差就比較大，因此經(jīng)驗(yàn)公式只能作為一種粗略的估算手段，如果需要精確計(jì)算阻抗，可以借助相關(guān)的EDA軟件。現(xiàn)在的CITS27等阻抗計(jì)算工具可以方便的計(jì)算出你要求的阻抗。阻抗控制阻抗合理的控制是高速設(shè)計(jì)中的基本條件。阻抗匹配不但可以消除信號的反射，還可以降低串?dāng)_、E

9、MI問題的發(fā)生。而阻抗匹配的前提是良好的阻抗控制。走線類型、介質(zhì)厚度、線寬、線間距、介質(zhì)材料等都對阻抗有貢獻(xiàn)，需要綜合考慮這些影響。要做好阻抗控制首先要了解PCB廠家的板材情況，然后根據(jù)PCB的層壓結(jié)構(gòu)確定線寬、介質(zhì)厚度等?？梢栽谠O(shè)計(jì)之前和PCB加工廠家進(jìn)行溝通。我們提出要求，讓廠家根據(jù)他們的加工條件給出阻抗控制方案。關(guān)注高速PCB設(shè)計(jì)2003-4-3一博摘要：半導(dǎo)體芯片技術(shù)飛速發(fā)展，Internet深入千家萬戶，人們對高質(zhì)量實(shí)時(shí)處理的要求越來越苛刻，這些都導(dǎo)致高速PCB的應(yīng)用日益普及。本文探討高速PCB設(shè)計(jì)中的有關(guān)問題和技術(shù)，提供相關(guān)的信息幫助設(shè)計(jì)工程師選擇合適的手段和設(shè)計(jì)技術(shù)，確保高速PC

10、B的成功實(shí)現(xiàn)。關(guān)鍵詞：EDA；信號完整性；EMI/EMC；阻抗匹配；阻抗控制；設(shè)計(jì)空間探測目錄高速PCB設(shè)計(jì)中的問題高速PCB設(shè)計(jì)策略高速PCB設(shè)計(jì)方法選擇合適的傳輸線描述和分析方法高速PCB設(shè)計(jì)技術(shù)終端匹配技術(shù)（SCRATCHPAD）阻抗控制技術(shù)設(shè)計(jì)空間探測技術(shù)關(guān)注高速PCB的芯片設(shè)計(jì)技術(shù)板級、系統(tǒng)級EMC設(shè)計(jì)技術(shù)建立企業(yè)內(nèi)部的SI部門高速PCB設(shè)計(jì)中的問題美國一家著名的影象探測系統(tǒng)制造商的電路板設(shè)計(jì)師們最近碰到一件奇特的事：一個(gè)7年前就已經(jīng)成功設(shè)計(jì)、制造并且上市的產(chǎn)品，一直以來都能夠非常穩(wěn)定可靠地工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題，產(chǎn)品不能正常運(yùn)行。這是一個(gè)20MHz的系統(tǒng)設(shè)計(jì)，

11、似乎無需考慮高速設(shè)計(jì)方面的問題，沒有任何的設(shè)計(jì)修改，采用的元器件型號同原始設(shè)計(jì)的要求一致。系統(tǒng)緣何失效？這讓設(shè)計(jì)工程師們覺得十分困惑：沒有任何的設(shè)計(jì)修改，生產(chǎn)制造基于原始設(shè)計(jì)中一致的電子元器件。唯一的區(qū)別是由于今天不斷進(jìn)步的IC制造技術(shù)，所以新采購的電子元器件實(shí)現(xiàn)了小型化也更加快速。新的器件工藝技術(shù)使得新近生產(chǎn)的每一個(gè)芯片都成為高速器件，正是這些高速器件應(yīng)用中的信號完整性問題導(dǎo)致了系統(tǒng)的失效。隨著IC輸出開關(guān)速度的提高，信號的上升和下降時(shí)間迅速縮減，不論信號頻率如何，系統(tǒng)都將成為高速系統(tǒng)并且會出現(xiàn)各種各樣的信號完整性方面的問題。高速PCB（印制電路板）方面的問題突出體現(xiàn)為以下的類型：1)時(shí)序問

12、題總是第一位的，工作頻率的提高和信號上午/下降時(shí)間的縮短，首先會使設(shè)計(jì)系統(tǒng)的時(shí)序余量縮小甚至出現(xiàn)時(shí)序方面的問題。2)傳輸線效應(yīng)導(dǎo)致的信號震蕩、過沖和下沖都會對設(shè)計(jì)系統(tǒng)的故障容限、噪聲容限以及單調(diào)性造成很大的威脅。3)信號沿時(shí)間下降到1ns以后，信號之間的串?dāng)_就成為很重要的一個(gè)問題。4)當(dāng)信號沿的時(shí)間接近0.5ns時(shí)電源系統(tǒng)的穩(wěn)定性問題和電磁干擾（EMI）問題也變得十分關(guān)鍵。高速PCB設(shè)計(jì)策略目前高速PCB的設(shè)計(jì)在通信、計(jì)算機(jī)、圖形圖像處理等領(lǐng)域應(yīng)用廣泛。而在這些領(lǐng)域工程師們用的高速PCB設(shè)計(jì)策略也不一樣。在電信領(lǐng)域，設(shè)計(jì)非常復(fù)雜，在數(shù)據(jù)、語音和圖像的傳輸應(yīng)用中傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mbps

13、，在通信領(lǐng)域人們追求的是更快地推出更高性能的產(chǎn)品，而成本并不是第一位的。他們會使用更多的板層、足夠的電源層和地層、在任何可能出現(xiàn)高速問題的信號線上都會使用分立元器件來實(shí)現(xiàn)匹配。他們有SI（信號完整性）和EMC（電磁兼容）專家來進(jìn)行布線前的仿真和分析，每一個(gè)設(shè)計(jì)工程師都遵循企業(yè)內(nèi)部嚴(yán)格的設(shè)計(jì)規(guī)定。所以通信領(lǐng)域的設(shè)計(jì)工程師通常采用這種過度設(shè)計(jì)的高速PCB設(shè)計(jì)策略。家用計(jì)算機(jī)領(lǐng)域的主板設(shè)計(jì)是另一個(gè)極端，成本和實(shí)效性高于一切，設(shè)計(jì)師們總是采用最快、最好、最高性能的CPU芯片、存儲器技術(shù)和圖形處理模塊來組成日益復(fù)雜的計(jì)算機(jī)。而家用計(jì)算機(jī)主板通常都是4層板，一些高速PCB設(shè)計(jì)技術(shù)很難應(yīng)用到這一領(lǐng)域，所以家

14、用計(jì)算機(jī)領(lǐng)域的工程師通常都采用過度研究的方法來設(shè)計(jì)高速PCB板，他們要充分研究設(shè)計(jì)的具體情況解決那些真正存在的高速電路問題。而通常的高速PCB設(shè)計(jì)情況可能又不一樣。高速PCB中關(guān)鍵元器件（CPU、DSP、FPGA、行業(yè)專用芯片等）廠商會提供有關(guān)芯片的設(shè)計(jì)資料，這些設(shè)計(jì)資料通常以參考設(shè)計(jì)和設(shè)計(jì)指南的方式給出。然而這里存在兩個(gè)問題：首先器件廠商對于信號完整性的了解和應(yīng)用也存在一個(gè)過程，而系統(tǒng)設(shè)計(jì)工程師總是希望在第一時(shí)間使用最新型的高性能芯片，這樣器件廠商給出的設(shè)計(jì)指南可能并不成熟。所以有的器件廠商不同時(shí)期會給出多個(gè)版本的設(shè)計(jì)指南。其次，器件廠商給出的設(shè)計(jì)約束條件通常都是非?？量痰?，對設(shè)計(jì)工程師來說

15、要滿足所有的設(shè)計(jì)規(guī)則可能非常困難。而在缺乏仿真分析工具和對這些約束規(guī)則的背景不了解的情況下，滿足所有的約束條件就是唯一的高速PCB設(shè)計(jì)手段，這樣的設(shè)計(jì)策略通常稱之為過度約束。有文章提到，一個(gè)背板設(shè)計(jì)采用表面貼裝的電阻來實(shí)現(xiàn)終端匹配。電路板上使用了200多個(gè)這樣的匹配電阻。試想如果要設(shè)計(jì)10個(gè)原型樣板通過改變這200個(gè)電阻確保最佳的終端匹配效果，這將是巨大的工作量。而在此設(shè)計(jì)中沒有任何一個(gè)電阻值的改變得益于SI軟件的分析結(jié)果，這的確令人吃驚。所以需要在原有的設(shè)計(jì)流程中加入高速PCB的設(shè)計(jì)仿真和分析，使之成為完整的產(chǎn)品設(shè)計(jì)和開發(fā)中一個(gè)不可或缺的部分。高速PCB設(shè)計(jì)方法高速PCB的設(shè)計(jì)要求全員參與，

16、設(shè)計(jì)仿真和分析要貫穿產(chǎn)品的設(shè)計(jì)過程：系統(tǒng)設(shè)計(jì)工程師在考慮系統(tǒng)的體系結(jié)構(gòu)、模塊劃分地要充分考慮信號的噪聲容限、時(shí)序余量、EMC以及電源等諸多高速PCB和系統(tǒng)方面的問題；電路設(shè)計(jì)工程師可以考察和優(yōu)化元器件選擇、拓?fù)浣Y(jié)構(gòu)、匹配方案、匹配元器件的值，并最終開發(fā)出確保信號完整性的PCB布局布線規(guī)則；FPGA和ASIC設(shè)計(jì)工程師也必須將芯片同高速系統(tǒng)進(jìn)行統(tǒng)一的考慮，它們不再獨(dú)立工作；PCB工程師依據(jù)設(shè)計(jì)規(guī)則完成PCB的布局和布線；SI工程師主要負(fù)責(zé)板級和系統(tǒng)級的分析和驗(yàn)證，以及單板的EMC分析和地彈分析。甚至元器件采購部門也應(yīng)將元器件模型的獲取提到議事日程上來。目前有許多EDA工具支持高速PCB的設(shè)計(jì)和分

17、析。首先是布局布線后的分析和驗(yàn)證，這是一個(gè)必不可少的過程，應(yīng)該選擇高性能的“Sign-Off”仿真工具確保PCB的質(zhì)量。其次是高速PCB的設(shè)計(jì)和前期的規(guī)劃探測工具，設(shè)計(jì)工程師應(yīng)該主要集中在這一階段，借助這些工具來分析可行的高速解決方案并且以設(shè)計(jì)約束的方式傳遞給PCB設(shè)計(jì)工程師。未來的高速硬件設(shè)計(jì)中邏輯功能設(shè)計(jì)方面的開銷要越來越小，而開發(fā)設(shè)計(jì)規(guī)則等高速設(shè)計(jì)方面的開銷將達(dá)到80%甚至更高。EMC的設(shè)計(jì)目前主要采用設(shè)計(jì)規(guī)則檢查的方式，很重要的一點(diǎn)就是企業(yè)必須逐步建立和日益完善適合企業(yè)特定領(lǐng)域產(chǎn)品的設(shè)計(jì)規(guī)范，形成一整套的EMC設(shè)計(jì)規(guī)則集，這些在國外的大公司非常普及，如三星和SONY。這些規(guī)則由人或者由

18、EDA軟件來檢查核對。選擇合適的傳輸線描述和分析方法元器件和傳輸線的建模以及傳輸線分析方法成為高速設(shè)計(jì)和分析工具最關(guān)鍵的因素。元器件模型通常包括IBIS模型和SPICE模型，IBIS模型容易得到但是可能存在精確性甚至正確性方面的問題，而SPICE模型非常精確但是不容易得到。所以要區(qū)別對待，通常高速接插件和自己設(shè)計(jì)的ASIC芯片SPICE模型可能更有效，而器件廠商處通常僅提供IBIS模型，應(yīng)有專門的SI工程師對獲得的模型進(jìn)行驗(yàn)證和確認(rèn)，方可在企業(yè)內(nèi)部發(fā)布和使用。關(guān)于傳輸線的分析，通常主要考慮信號沿傳輸線傳播時(shí)反射波信號對它的影響，一般有兩種方法：一種是使用傳統(tǒng)的電壓/電流比（U/I）模式來描述，

19、另一種是用前向波/反向波（Forward/Reverse）模式來描述。無論采用哪一種方式，都能得到同樣的結(jié)論。但是，用何種表達(dá)式，將會影響最終結(jié)論的效果。（a)電壓/電流比（U/I）模式表示的是沿傳輸線流過的電流，以及在各點(diǎn)上電壓的情況。（b)前向波/后向波模式表示前向電磁波沿傳輸線傳播時(shí)在各點(diǎn)的強(qiáng)度，以及反向電磁波沿傳輸線傳播時(shí)在各點(diǎn)的強(qiáng)度。當(dāng)我們考慮傳輸線輸入阻抗時(shí)，U/I模式更適合，從公式中，我們可以直接得到在傳輸線輸入端的電壓/電流比（即輸入阻擾）。當(dāng)我們考慮快速信號在傳輸線上傳播的影響時(shí)，F(xiàn)orward/Reverse模式更合適一些，在第一時(shí)間，電磁波到達(dá)傳輸線終端之前，我們只計(jì)算前

20、向波（不考慮反向波），這樣可以簡化計(jì)算。無論使用哪種方法，都可以得到正確的結(jié)果。高速PCB設(shè)計(jì)技術(shù)以下介紹常用的高速PCB設(shè)計(jì)技術(shù)：終端匹配技術(shù)（SCRATCHPAD）終端匹配技術(shù)是最簡單而且有效的高速PCB設(shè)計(jì)技術(shù)，合理的使用終端匹配技術(shù)可以有效降低信號反射和信號振蕩，從而極大地提高信號的時(shí)序余量和噪聲余量，因而改善產(chǎn)品的故障容限。單端信號的終端匹配技術(shù)通常包括：驅(qū)動端串行連接的終端匹配技術(shù)，接收端并行連接的終端匹配技術(shù)，戴維南終端匹配技術(shù)、AC終端匹配技術(shù)、二極管終端匹配技術(shù)等。而更高性能的信號驅(qū)動技術(shù)的使用對于終端匹配技術(shù)也提出了更高的要求，比如：LVDS（低電壓差分信號）器件就要求差分

21、信號線在滿足單線阻抗匹配的情況下，還要滿足差分阻抗的匹配，這甚至比單線阻抗的匹配更重要。終端匹配方式和元器件的值也要和電路芯片的驅(qū)動能力和功耗結(jié)合起來考慮。比如接受端下拉到地的匹配電阻的值就必須考慮IOH和VOH的值，也就是說必須考慮驅(qū)動器的負(fù)載能力，而不能一味地考慮阻抗的匹配。再比如，當(dāng)網(wǎng)絡(luò)上信號的占空比大于50%時(shí)，匹配電阻應(yīng)該上拉到電源，而當(dāng)網(wǎng)絡(luò)上的信號占空比小于或等于50%時(shí)，匹配電阻應(yīng)該下拉到地。Innoveda公司的Scratchpad（如圖1）是一個(gè)高速電路互連設(shè)計(jì)規(guī)劃和設(shè)計(jì)空間探測工具Scratchpad可以綜合考慮電路網(wǎng)絡(luò)的方方面面來評估不同的終端匹配技術(shù)，對于每一類型的終端

22、匹配技術(shù)還可以對匹配元器件的值進(jìn)行掃描分析，得到一組曲線，設(shè)計(jì)工程師可以從中挑選符合要求最合適的元器件值，同時(shí)Scratchpad也對所有的匹配方案進(jìn)行打分，設(shè)計(jì)工程師可以很省事地挑選最高分的匹配方案，而這通常也就是設(shè)計(jì)網(wǎng)絡(luò)最佳的匹配方案。阻抗控制技術(shù)所以阻抗控制技術(shù)在高速PCB設(shè)計(jì)中顯得尤其重要。阻抗控制技術(shù)包括兩個(gè)含義：阻抗控制的PCB信號線是指沿高速PCB信號線各處阻抗連續(xù)，也就是說同一個(gè)網(wǎng)絡(luò)上阻抗是一個(gè)常數(shù)。阻抗控制的PCB板是指PCB板上所有網(wǎng)絡(luò)的阻抗都控制在一定的范圍以內(nèi)如2075W。設(shè)計(jì)工程師需要用到傳輸線理論或者借助EDA工具來實(shí)現(xiàn)阻抗控制。而PCB加工廠商則要依靠先進(jìn)的工藝和

23、高性能的儀器和測試技術(shù)來保證阻抗控制技術(shù)的精確性。所以PCB廠商可能需要通過改變設(shè)計(jì)中的尺寸和間距來實(shí)現(xiàn)阻抗控制。分析和測量是阻抗控制技術(shù)中很重要的一環(huán)，光板測試尤其重要而且精確。所以PCB設(shè)計(jì)工程師必須在設(shè)計(jì)中制定關(guān)鍵信號線的阻抗以及允許的誤差，并且密切協(xié)調(diào)PCB加工廠商的工作確保符合所有的設(shè)計(jì)規(guī)范。阻抗控制的PCB信號技術(shù)有很多種：嵌入式微帶線、非對稱帶狀線、對稱帶狀線、邊緣耦合帶涂層的微帶線、邊緣耦合非對稱待轉(zhuǎn)線、垂射耦合的帶狀線等。所以從電路和PCB設(shè)計(jì)工程師的角度來說，要根據(jù)系統(tǒng)設(shè)計(jì)要求嚴(yán)格計(jì)算阻抗控制信號線的幾何尺寸，并且將這些關(guān)鍵的阻抗控制信號線的阻抗和誤差的要求明確以文檔的方式

24、遞交給PCB加工廠商，并且要求PCB加工廠商遞交實(shí)現(xiàn)和加工測試的詳細(xì)報(bào)告。對于設(shè)計(jì)工程師的特定要求，PCB加工廠商通常采取在PCB設(shè)計(jì)拼板的外圍加上測試卡棒條依據(jù)加工工藝運(yùn)用先進(jìn)的測試技術(shù)來高速關(guān)鍵信號線的幾何尺寸和間距。設(shè)計(jì)空間探測技術(shù)設(shè)計(jì)空間探測是應(yīng)用廣泛的高速設(shè)計(jì)和規(guī)劃技術(shù)。在設(shè)計(jì)的早期階段比如系統(tǒng)設(shè)計(jì)階段、原理圖設(shè)計(jì)階段或者是PCB布線前階段可以使用EDA工具來考察關(guān)鍵網(wǎng)絡(luò)的匹配方式、匹配元器件值、拓?fù)浣Y(jié)構(gòu)、布線長度、材料、板層結(jié)構(gòu)等對信號完整性的影響。并且通過多參數(shù)的掃描分析，可以得到符合高速設(shè)計(jì)信號規(guī)范的設(shè)計(jì)空間。關(guān)注高速PCB的芯片設(shè)計(jì)技術(shù)在芯片設(shè)計(jì)中同樣需要關(guān)注高速PCB的設(shè)計(jì)

25、和分析。高性能的FPGA芯片需要考慮以下與高速PCB有關(guān)的因素：恰當(dāng)?shù)剡\(yùn)用引腳的可重定位特性，限制高速PCB傳輸線的長度，從而達(dá)到控制延時(shí)和改善信號質(zhì)量的目的。編程引腳的驅(qū)動能力，確保驅(qū)動能力不要太強(qiáng)。編程引腳的信號變化速率，在滿足時(shí)序等方面確保信號沿的跳變不要太快。編程引腳的工藝技術(shù)，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，這樣可以減少高速PCB元器件的使用。ASIC芯片的設(shè)計(jì)同樣也要關(guān)注高速PCB設(shè)計(jì)方面的情況，突出體現(xiàn)為根據(jù)高速PCB板的要求來選擇ASIC芯片的I/O緩沖器以及芯片的封裝工藝和技術(shù)，SI工程師根據(jù)ASIC加工廠商提供的I/O緩沖器模型以及封裝廠商提供的封

26、裝模型，將ASIC芯片放在高速PCB中進(jìn)行仿真分析，從中選擇符合ASIC功能要求、高速PCB性能要求、成本和成品率等綜合因素的解決方案。板級、系統(tǒng)級EMC設(shè)計(jì)技術(shù)目前可行的EMC設(shè)計(jì)技術(shù)包括EMC專家系統(tǒng)和EMC設(shè)計(jì)規(guī)則。企業(yè)內(nèi)部建立一整套可行的EMC設(shè)計(jì)規(guī)則，這些規(guī)則可能是以文檔檢查列表的方式給出，再由工程師卻仔細(xì)檢查設(shè)計(jì)的電路圖，或者PCB版圖確保沒有任何的規(guī)則違反。也有可能將這些設(shè)計(jì)規(guī)則編程到EMC專家系統(tǒng)中，由EDA工具來自動檢查。以下是幾個(gè)這樣的設(shè)計(jì)規(guī)則實(shí)例：關(guān)于平面層尺寸的規(guī)則電源層四周應(yīng)該比地層縮進(jìn)20倍兩個(gè)平面層之間距離的尺寸，確保設(shè)計(jì)系統(tǒng)更好的EMC性能。關(guān)于平面分割的規(guī)則地

27、平面不要分割，高速信號線如果要跨電源平面分割，應(yīng)該緊靠信號線放置幾個(gè)低阻抗的橋接電容。關(guān)于匹配元器件位置的規(guī)則源端匹配器件應(yīng)該盡量靠近驅(qū)動器。末端匹配器件應(yīng)該盡量接收端。如果網(wǎng)絡(luò)不是簡單的菊花鏈，那么匹配元器件的位置和匹配值應(yīng)該是由SI工具分析確定。建立企業(yè)內(nèi)部的SI部門信號完整性部門的設(shè)立可大可小，依具體情況而定。最小的規(guī)?？赡苁窃O(shè)計(jì)小組中的一個(gè)工程師來動作信號完整性設(shè)計(jì)和分析。也有的大公司SI部門的工程師可能多達(dá)100人。通常認(rèn)為SI部門應(yīng)該具備三種職能：SI部門應(yīng)該有專門的SI軟件高手，負(fù)責(zé)SI工具的日常維護(hù)、SI工具與設(shè)計(jì)方法和設(shè)計(jì)流程的集成以及培訓(xùn)新人。這些SI軟件高手必須熟悉設(shè)計(jì)和

28、布局布線過程使用的所有工具，并且是企業(yè)內(nèi)部使用的SI分析和設(shè)計(jì)工具的專家。SI部門應(yīng)該有專人來支持仿真分析過程中使用的庫文件，包括同器件廠商的溝通、從別的渠道收集、整理、驗(yàn)證、歸檔和發(fā)布元器件仿真庫。SI部門還應(yīng)該有專門的高速PCB設(shè)計(jì)專家。一旦設(shè)計(jì)工程師遇到SI的問題，這些專家就應(yīng)該立即幫助他們找到可行的解決方案。這些設(shè)計(jì)專家最好有模擬電路、RF電路、微波電路和電磁場方面的背景。總之，高速PCB的設(shè)計(jì)是今天系統(tǒng)設(shè)計(jì)領(lǐng)域面臨的嚴(yán)肅挑戰(zhàn)，無論是設(shè)計(jì)方法、設(shè)計(jì)工具、還是設(shè)計(jì)隊(duì)伍的構(gòu)成以及工程師的設(shè)計(jì)思路，都需要積極認(rèn)真地去應(yīng)對。參考文獻(xiàn)：1.High-SpeedDigitalDesign:AHan

29、dbookofBlackMagic.HowardW.JohnsonandMartinGraham.PrenticeHall,1993:ISBN0-13-395724-12.Terminationtechniquesforhigh-speedbuses.KarthikEthirajanandJohnNemec,PhD,CalifoniaMicroDevices3.Innoveda公司ePD2.0高速電路互連規(guī)劃與設(shè)計(jì)空間探測工具Scratchpad使用手冊PCB和電子產(chǎn)品設(shè)計(jì)2003-4-2一博在電子設(shè)計(jì)中，PCB是我們設(shè)計(jì)內(nèi)容的物理載體，所有我們設(shè)計(jì)意圖的最終實(shí)現(xiàn)就是通過PCB板來表現(xiàn)的。這樣

30、PCB設(shè)計(jì)在任何項(xiàng)目中是不可缺少的一個(gè)環(huán)節(jié)。但在以前的設(shè)計(jì)中，由于頻率很低，密度很小，器件的管教間的間距很大，PCB設(shè)計(jì)的工作是以連通為目的的，沒有任何其他功能和性能的挑戰(zhàn)。所以在很長的一段時(shí)間里，PCB設(shè)計(jì)在整個(gè)項(xiàng)目中的地位是很低的。通常是由硬件邏輯連接設(shè)計(jì)人員來進(jìn)行PCB的物理連接的。目前在有的一些小產(chǎn)品上還是這樣的開發(fā)模式。隨著電子、通信技術(shù)的飛速發(fā)展，今天的PCB設(shè)計(jì)面臨的已經(jīng)是與以往截然不同的、全新的挑戰(zhàn)。主要表現(xiàn)在以下幾個(gè)方面：1、信號邊緣速率越來越快，片內(nèi)和片外時(shí)鐘速率越來越高，現(xiàn)在的時(shí)鐘頻率不再是過去的幾兆了，上百兆上千兆的時(shí)鐘在單板上越來越普遍。由于芯片工藝的飛速發(fā)展，信號的

31、邊沿速率也是越來越快，目前信號的上升沿都在1ns左右。這樣就會導(dǎo)致系統(tǒng)和板級SI、EMC問題更加突出；2、電路的集成規(guī)模越來越大，I/O數(shù)越來越多，使得單板互連密度不斷加大；由于功能的越來越強(qiáng)大，電路的集成度越來越高。芯片的加工工藝水平也越來越高。過去的DIP封裝在現(xiàn)在的單板上幾乎銷聲匿跡了，小間距的BGA、QFP成為芯片的主流封裝。這樣使得PCB設(shè)計(jì)的密度也就隨之加大。3、產(chǎn)品研發(fā)以及推向市場的時(shí)間不斷減少，使得我們必須面臨一次性設(shè)計(jì)成功的嚴(yán)峻挑戰(zhàn)；時(shí)間就是成本，時(shí)間就是金錢。在電子產(chǎn)品這樣更新?lián)Q代特別快的領(lǐng)域，產(chǎn)品面世早一天，他的利潤機(jī)會窗就會大很多。4、由于PCB是產(chǎn)品實(shí)現(xiàn)的物理載體。在

32、高速電路中，PCB質(zhì)量的好壞之間關(guān)系到產(chǎn)品的功能和性能。同樣的器件和連接，不同的PCB載體,他們的結(jié)果是不同的。所以，現(xiàn)在設(shè)計(jì)的流程已經(jīng)在慢慢的轉(zhuǎn)變了。以前設(shè)計(jì)中邏輯功能的設(shè)計(jì)往往占了硬件開發(fā)設(shè)計(jì)的80以上，但現(xiàn)在這個(gè)比例一直在下降，在目前硬件設(shè)計(jì)中邏輯功能設(shè)計(jì)方面的只占到50，有關(guān)PCB設(shè)計(jì)部分則也占據(jù)了50的時(shí)間。專家預(yù)計(jì)在將來的設(shè)計(jì)中，硬件的邏輯功能開銷要越來越小，而開發(fā)設(shè)計(jì)規(guī)則等高速PCB設(shè)計(jì)方面的開銷將達(dá)到80%甚至更高。所有的這些只是說明，PCB設(shè)計(jì)將是現(xiàn)在和未來設(shè)計(jì)中的重點(diǎn)，也是難點(diǎn)。通常，我們的PCB設(shè)計(jì)中主要關(guān)注以下幾點(diǎn)：1、功能的實(shí)現(xiàn)2、性能的穩(wěn)定3、加工的簡易4、單板的美

33、觀功能的實(shí)現(xiàn)是我們PCB的第一步。在過去的設(shè)計(jì)中由于信號邊沿的速率和時(shí)鐘頻率比較低，只要邏輯的連接沒有錯(cuò)誤，物理連接的好壞不會影響到使用的性能。但這樣的觀點(diǎn)在現(xiàn)在的設(shè)計(jì)中是不使用的。有一個(gè)例子可以很好的表明這一點(diǎn)：美國一家著名的影象探測系統(tǒng)制造商的電路板設(shè)計(jì)師們最近碰到一件奇特的事：一個(gè)7年前就已經(jīng)成功設(shè)計(jì)、制造并且上市的產(chǎn)品，一直以來都能夠非常穩(wěn)定可靠地工作，而最近從生產(chǎn)線上下線的產(chǎn)品卻出現(xiàn)了問題，產(chǎn)品不能正常運(yùn)行。所以，邏輯的真確連接也不能使功能真確實(shí)現(xiàn)。物理連接的好壞也是功能實(shí)現(xiàn)的主要條件。性能的保證就靠PCB的設(shè)計(jì)了，這個(gè)觀點(diǎn)大家都有體會。同樣的邏輯連接，同樣的器件，不同的PCB他們的

34、性能測試結(jié)果就不同。好的設(shè)計(jì)不光產(chǎn)品穩(wěn)定性高，而且可以通過各種要求苛刻的測試。但不理想的設(shè)計(jì)就不可能達(dá)到這樣的效果。在一些低端產(chǎn)品中，很多廠家使用的芯片組是相同的，邏輯連接也是相似的。唯一的不同就是各自的PCB設(shè)計(jì)水平的高低，產(chǎn)品的差異性主要就是體現(xiàn)在PCB的設(shè)計(jì)上了。加工的簡易程度也是PCB設(shè)計(jì)好壞的一個(gè)重要指標(biāo)。好的PCB設(shè)計(jì)是方便加工，維護(hù)，測試、制造的。PCB的好壞不僅和PCB加工廠家，SMT廠家的生產(chǎn)效率有關(guān)，還和我們測試、調(diào)試方便息息相關(guān)。美觀大方也是PCB設(shè)計(jì)的一個(gè)要素。整體的美觀和大氣，使人看到就覺得舒服。PCB也是一件工藝品。好的PCB會讓人駐足留戀的。PCB設(shè)計(jì)是一門綜合性

35、的學(xué)科，是質(zhì)量、成本、時(shí)間等多方面相互協(xié)調(diào)的產(chǎn)物。在PCB設(shè)計(jì)中沒有最好，只有更好?？傊咚貾CB的設(shè)計(jì)是今天系統(tǒng)設(shè)計(jì)領(lǐng)域面臨的嚴(yán)肅挑戰(zhàn)，無論是設(shè)計(jì)方法、設(shè)計(jì)工具、還是設(shè)計(jì)隊(duì)伍的構(gòu)成以及工程師的設(shè)計(jì)思路，都需要積極認(rèn)真地去應(yīng)對。LVDS信號的PCB設(shè)計(jì)2003-4-5一博1、LVDS信號的工作原理和特點(diǎn)對于高速電路，尤其是高速數(shù)據(jù)總線，常用的器件一般有：ECL、BTL、GTL和GTL等。這些器件的工藝成熟，應(yīng)用也較為廣泛，但都存在一個(gè)共同的弱點(diǎn)，即功耗大。新興的CMOS工藝的低電壓差分信號器件（即LowVoltageDifferencialSignal簡稱LVDS）給了我們另一種選擇?？梢哉fLVDS器件為高速低功耗電路設(shè)計(jì)提供了新的選擇，得到廣大硬件工程師的鐘愛。LVDS器件的工作原理如下：其中發(fā)送端是一個(gè)為3.5mA的電流源，產(chǎn)生的3