TTL和CMOS區(qū)別及注意事項(xiàng)講課教案

1、Good is good, but better carries it.精益求精，善益求善。TTL和CMOS區(qū)別及注意事項(xiàng)-TTL電平：輸出高電平2.4V,輸出低電平=2.0V，輸入低電平=0.8V，噪聲容限是0.4V。2，CMOS電平：1邏輯電平電壓接近于電源電壓，0邏輯電平接近于0V。而且具有很寬的噪聲容限。3，電平轉(zhuǎn)換電路：因?yàn)門(mén)TL和COMS的高低電平的值不一樣（ttl5vcmos3.3v），所以互相連接時(shí)需要電平的轉(zhuǎn)換：就是用兩個(gè)電阻對(duì)電平分壓，沒(méi)有什么高深的東西。哈哈4，OC門(mén)，即集電極開(kāi)路門(mén)電路，OD門(mén)，即漏極開(kāi)路門(mén)電路，必須外界上拉電阻和電源才能將開(kāi)關(guān)電平作為高低電平用。否則它

2、一般只作為開(kāi)關(guān)大電壓和大電流負(fù)載，所以又叫做驅(qū)動(dòng)門(mén)電路。5，TTL和COMS電路比較：1）TTL電路是電流控制器件，而coms電路是電壓控制器件。2）TTL電路的速度快，傳輸延遲時(shí)間短(5-10ns)，但是功耗大。COMS電路的速度慢，傳輸延遲時(shí)間長(zhǎng)(25-50ns),但功耗低。COMS電路本身的功耗與輸入信號(hào)的脈沖頻率有關(guān)，頻率越高，芯片集越熱，這是正?，F(xiàn)象。3）COMS電路的鎖定效應(yīng)：COMS電路由于輸入太大的電流，內(nèi)部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應(yīng)就是鎖定效應(yīng)。當(dāng)產(chǎn)生鎖定效應(yīng)時(shí)，COMS的內(nèi)部電流能達(dá)到40mA以上，很容易燒毀芯片。防御措施：1）在輸入端和輸出端加

3、鉗位電路，使輸入和輸出不超過(guò)不超過(guò)規(guī)定電壓。2）芯片的電源輸入端加去耦電路，防止VDD端出現(xiàn)瞬間的高壓。3）在VDD和外電源之間加線流電阻，即使有大的電流也不讓它進(jìn)去。4）當(dāng)系統(tǒng)由幾個(gè)電源分別供電時(shí)，開(kāi)關(guān)要按下列順序：開(kāi)啟時(shí)，先開(kāi)啟COMS電路得電源，再開(kāi)啟輸入信號(hào)和負(fù)載的電源；關(guān)閉時(shí)，先關(guān)閉輸入信號(hào)和負(fù)載的電源，再關(guān)閉COMS電路的電源。6，COMS電路的使用注意事項(xiàng)1）COMS電路時(shí)電壓控制器件，它的輸入總抗很大，對(duì)干擾信號(hào)的捕捉能力很強(qiáng)。所以，不用的管腳不要懸空，要接上拉電阻或者下拉電阻，給它一個(gè)恒定的電平。2）輸入端接低內(nèi)組的信號(hào)源時(shí)，要在輸入端和信號(hào)源之間要串聯(lián)限流電阻，使輸入的電流

4、限制在1mA之內(nèi)。3）當(dāng)接長(zhǎng)信號(hào)傳輸線時(shí)，在COMS電路端接匹配電阻。4）當(dāng)輸入端接大電容時(shí)，應(yīng)該在輸入端和電容間接保護(hù)電阻。電阻值為R=V0/1mA.V0是外界電容上的電壓。5）COMS的輸入電流超過(guò)1mA，就有可能燒壞COMS。7，TTL門(mén)電路中輸入端負(fù)載特性（輸入端帶電阻特殊情況的處理）：1）懸空時(shí)相當(dāng)于輸入端接高電平。因?yàn)檫@時(shí)可以看作是輸入端接一個(gè)無(wú)窮大的電阻。2）在門(mén)電路輸入端串聯(lián)10K電阻后再輸入低電平，輸入端出呈現(xiàn)的是高電平而不是低電平。因?yàn)橛蒚TL門(mén)電路的輸入端負(fù)載特性可知，只有在輸入端接的串聯(lián)電阻小于910歐時(shí)，它輸入來(lái)的低電平信號(hào)才能被門(mén)電路識(shí)別出來(lái)，串聯(lián)電阻再大的話輸入端

5、就一直呈現(xiàn)高電平。這個(gè)一定要注意。COMS門(mén)電路就不用考慮這些了。8，TTL電路有集電極開(kāi)路OC門(mén)，MOS管也有和集電極對(duì)應(yīng)的漏極開(kāi)路的OD門(mén)，它的輸出就叫做開(kāi)漏輸出。OC門(mén)在截止時(shí)有漏電流輸出，那就是漏電流，為什么有漏電流呢？那是因?yàn)楫?dāng)三機(jī)管截止的時(shí)候，它的基極電流約等于0，但是并不是真正的為0，經(jīng)過(guò)三極管的集電極的電流也就不是真正的0，而是約0。而這個(gè)就是漏電流。開(kāi)漏輸出：OC門(mén)的輸出就是開(kāi)漏輸出；OD門(mén)的輸出也是開(kāi)漏輸出。它可以吸收很大的電流，但是不能向外輸出的電流。所以，為了能輸入和輸出電流，它使用的時(shí)候要跟電源和上拉電阻一齊用。OD門(mén)一般作為輸出緩沖/驅(qū)動(dòng)器、電平轉(zhuǎn)換器以及滿(mǎn)足吸收大

6、負(fù)載電流的需要。9，什么叫做圖騰柱，它與開(kāi)漏電路有什么區(qū)別？TTL集成電路中，輸出有接上拉三極管的輸出叫做圖騰柱輸出，沒(méi)有的叫做OC門(mén)。因?yàn)門(mén)TL就是一個(gè)三級(jí)關(guān)，圖騰柱也就是兩個(gè)三級(jí)管推挽相連。所以推挽就是圖騰。一般圖騰式輸出，高電平400UA，低電平8MA面試題1a)什么是Setup和Holdup時(shí)間？建立時(shí)間（setuptime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（holdtime）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。b)什么是競(jìng)爭(zhēng)與冒

7、險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱(chēng)為毛刺。如果一個(gè)組合邏輯電路中有毛刺出現(xiàn)，就說(shuō)明該電路存在冒險(xiǎn)。用D觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。c)請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？就是把D觸發(fā)器的輸出端加非門(mén)接到D端。d)什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？將幾個(gè)OC門(mén)結(jié)構(gòu)與非門(mén)輸出并聯(lián)，當(dāng)每個(gè)OC門(mén)輸出為高電平時(shí)，總輸出才為高，這種連接方式稱(chēng)為線與。e)什么是同步邏輯和異步邏輯？整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘成為同步邏輯。多時(shí)鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。f)請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。是不是結(jié)構(gòu)圖？g)你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？TTL,cmos，不能直連LVDS:LVDS（LowVoltageDifferentialSignal）即低電壓差分信號(hào)，LVDS接口又稱(chēng)RS644總線接口，是20世紀(jì)90年