FPGA高級課程之時序分析(TIMING-ANALYSIS)課件

1、至芯科技FPGA培訓(xùn)1FPGA高級課程之時序分析2011-9 至芯科技 郭佩至芯科技FPGA培訓(xùn)2時序分析分析的是什么D觸發(fā)器理解：書上提到“不同的抽象級別”里面的RTL級至芯科技FPGA培訓(xùn)3正確可靠的結(jié)果；成本因素；更深入理解FPGA及ASIC這一塊是很多FPGA工程師的短板，卻是做ASIC必須的技能。需要探索精神，需要與時俱進高校畢業(yè)的碩士，博士，在做研究的時候不注重降低器件成本，對此完全無視。他們往往通過使用更好的器件跳過這一步；偶發(fā)的問題也沒有得到重視WHY 時序分析？至芯科技FPGA培訓(xùn)4FPGA高級課程之時序分析工具Xilinx的時序分析（約束）工具，方法Altera的TimeQ

2、uest及靜態(tài)時序分析工具至芯科技FPGA培訓(xùn)5本次課程的目的：學(xué)習(xí)基本時序理論知識，掌握分析思想，建立基本的時序分析概念，。學(xué)習(xí)掌握基本的TimeQuest操作以時序分析、約束流程。學(xué)會查看時序結(jié)果，時序報告。為其他時序工具使用打造學(xué)習(xí)基礎(chǔ)。FPGA高級課程之時序分析至芯科技FPGA培訓(xùn)6建立時間和保持時間FPGA高級課程之時序分析建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。至芯科技FPGA培訓(xùn)7恢復(fù)時間和移除時間（異步信號）FPGA高級課程之時序分析clk_aclk_bclk_aclk_b工具自動，不著重理

3、解至芯科技FPGA培訓(xùn)8分析的路徑FPGA高級課程之時序分析寄存器到寄存器寄存器到輸出（外部寄存器）輸入（外部寄存器）到寄存器分析的目標(biāo)建立時間保持時間恢復(fù)時間移除時間對每種路徑都進行四種分析（如果存在的話），目的是分析設(shè)計中不論何處存在的所有寄存器至芯科技FPGA培訓(xùn)9寄存器到寄存器的時序分析FPGA內(nèi)部結(jié)構(gòu)至芯科技FPGA培訓(xùn)10內(nèi)部時序正確的結(jié)果至芯科技FPGA培訓(xùn)11內(nèi)部時序不正確的結(jié)果（組合邏輯延時太大）至芯科技FPGA培訓(xùn)12內(nèi)部時序需要滿足的式子，考慮時鐘延時建立時間：Tco+Tdelay+Tsetup Tpd+Th能夠得到什么結(jié)論？如何使得不等式滿足？至芯科技FPGA培訓(xùn)13內(nèi)

4、部時序當(dāng)寄存器使用系統(tǒng)時鐘時，Tpd=0.建立時間：Tco+Tdelay+Tsetup Th能夠得到什么結(jié)論？如何使得不等式滿足？最快時鐘頻率的決定；關(guān)鍵路徑的優(yōu)化；時序分析時的延時不疊加性。至芯科技FPGA培訓(xùn)14FPGA與外部器件的時序關(guān)系輸入FPGA信號需要告知工具輸入IO及時鐘IO的時序關(guān)系，才能分析至芯科技FPGA培訓(xùn)15Timequest 快速入門訓(xùn)練創(chuàng)建工程及添加工程文件執(zhí)行編譯時序預(yù)估計及時序約束執(zhí)行編譯分析時序結(jié)果使用TimeQuest分析設(shè)計時序的一般步驟為什么執(zhí)行2次編譯？至芯科技FPGA培訓(xùn)16Timequest 快速入門訓(xùn)練-以quartus自帶FIR為例 Timeq

5、uest 快速入門訓(xùn)練連接到pdf至芯科技FPGA培訓(xùn)17Timequest 時序查看注意和理論部分的小差別至芯科技FPGA培訓(xùn)18使用自己設(shè)計的任意一個工程文件（如CPU），在Quartus下部進行約束，練習(xí)用timequest查看時序報告；練習(xí)在TimeQuest 中隊設(shè)計添加完整的時序約束，將約束寫入項目中，重新分析時序；嘗試使用高速全局時鐘和苛刻的約束，使得時序分析產(chǎn)生違例，定位違例，理解時序分析波形圖練習(xí)至芯科技FPGA培訓(xùn)19以上學(xué)習(xí)，需要做到：理解后仿真，時序分析，驗證等的關(guān)系。記住典型的幾個延時數(shù)量級，器件內(nèi)寄存器間數(shù)據(jù)傳輸?shù)淖罡咚俣?。區(qū)別不斷更新的時序工具與傳統(tǒng)時序理論的差別。 FPGA高級課程之時序分析至芯科技FPGA培訓(xùn)20時鐘，輸入輸出，管腳，區(qū)域約束等Xilinx的時序分析及約束教程 pdf教程至芯科技FPGA培訓(xùn)21FPGA高級課程之時序分析至芯科技FPGA培訓(xùn)22Xilinx添加區(qū)域約束結(jié)果添加區(qū)域約束后，經(jīng)過約束后的邏輯區(qū)域邏輯相對集中，減少線延遲，最大時鐘頻率得到略微提升。至芯科技FPGA培訓(xùn)23學(xué)習(xí)時序分析：軟件工具更新迅速，唯理論基礎(chǔ)是根本。需要有不斷探索的精神，閱讀官方英文手冊學(xué)習(xí)最新的工具以及工具的生僻用法。在工程實踐中學(xué)習(xí)，按照實際需求來使用工具，重在思考。 F