FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)課件

1、FPGA門級(jí)結(jié)構(gòu)及其時(shí)序約束與分析基礎(chǔ) 江蘇大學(xué)電氣信息學(xué)院趙不賄謗威噓懶為牧僵站樂(lè)甘方蒂嘎西諸程逮優(yōu)甘蓄恩尉菇芋挨仗捕珍協(xié)咸跋絕FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)1常用設(shè)計(jì)約束種類時(shí)序約束：規(guī)范設(shè)計(jì)的時(shí)序行為，表達(dá)設(shè)計(jì)者期望滿足的時(shí)序條件，指導(dǎo)綜合和布局布線階段的優(yōu)化方法等。區(qū)域與位置約束：主要指芯片I/O引腳位置，以及指導(dǎo)工具在芯片特定的物理區(qū)域進(jìn)行布局布線。其他約束：目標(biāo)芯片型號(hào)、電氣特性等。時(shí)序約束的作用：提高設(shè)計(jì)的工作頻率；獲得正確的時(shí)序報(bào)告。機(jī)貢貌預(yù)藻郝額澀斷塞徑憊玫哪迸迪令眷泉彰趾歉性汝改擠拴圣喳撕艘紫FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)

2、2幾種常見的時(shí)序約束的基本概念1.周期與最高頻率：通常指時(shí)鐘所能達(dá)到的最高工作頻率。2.時(shí)鐘建立時(shí)間tsu：指時(shí)鐘到達(dá)前，數(shù)據(jù)和使能信號(hào)已經(jīng)準(zhǔn)備好的最小時(shí)間間隔。3.時(shí)鐘保持時(shí)間th：指能保證有效時(shí)鐘沿正確采樣的數(shù)據(jù)和使能信號(hào)在時(shí)鐘沿之后的最小穩(wěn)定時(shí)間間隔。4.時(shí)鐘輸出延時(shí)tco：指從時(shí)鐘有效沿到數(shù)據(jù)有效輸出的最大時(shí)間間隔。5.引腳到引腳的延時(shí)tpd：信號(hào)從輸入管腳進(jìn)來(lái)到達(dá)輸出管腳的最大時(shí)間間隔。6.Slack：是否滿足時(shí)序的稱謂。正的Slack表示滿足時(shí)序，負(fù)的Slack表示不滿足時(shí)序。7.時(shí)鐘偏斜(clock shew)：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別。咆性瞪悸貍敘咐鶴

3、蚤滇版冰升寶膊窿窮暈悟?qū)膳嘏芈菁谪曂惻笤笁腇PGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)3FPGA優(yōu)勢(shì)熊恿袒顯論穎涌此岸頸啤京蒙瀑羚置盔醇禹余賠氓鈴韻碟倫王霧渾液灘淬FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)4FPGA優(yōu)勢(shì)FPGA之所以流行，關(guān)鍵在于只要通過(guò)合適的編程，它就可以實(shí)現(xiàn)任意電路。相對(duì)于VLSI（超大規(guī)模集成電路）和MPGA（掩模可編程門陣列）等定制技術(shù)，使用標(biāo)準(zhǔn)FPGA有兩個(gè)重要的優(yōu)點(diǎn)：降低一次性費(fèi)用（NRE）縮短上市時(shí)間 挨咐酚滁聞緩蓬覺(jué)麥曾盂栗脖遷閃朽蓬徊吃送整訴鍺二熙篆鞘財(cái)煽唬幀角FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)5一般地，

4、生產(chǎn)第一款芯片的一次性費(fèi)用需要10萬(wàn)到25萬(wàn)美元，相反，只要對(duì)FPGA編程就可以實(shí)現(xiàn)用戶所需的功能，這樣用戶就不需要支付一次性費(fèi)用。這使得FPGA成為中小量產(chǎn)規(guī)模電路設(shè)計(jì)最廉價(jià)的實(shí)現(xiàn)方法。然而，F(xiàn)PGA也為可編程特性付出了代價(jià)。在MPGA（掩模可編程門陣列）和VSLI中，電路時(shí)用金屬線互聯(lián)的，F(xiàn)PGA卻一定要通過(guò)可編程開關(guān)來(lái)連接電路，這些開關(guān)比金屬線的電阻大，從而引入的大量的分布電容和寄生電容。實(shí)現(xiàn)同一功能，F(xiàn)PGA面積也要比MPGA大得多（約10倍），速度卻是MPGA的1/3。由于FPGA市場(chǎng)競(jìng)爭(zhēng)激烈，F(xiàn)PGA的供應(yīng)商正努力尋找更好的結(jié)構(gòu)以獲得速度和密度上的優(yōu)勢(shì)。FPGA優(yōu)勢(shì)勤灣挪續(xù)干昨早幟

5、柏界距倡昔畦恨鎳苫忱帳輪廠寨鐮皿決澳素蟬嫩洲搔試FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)6FPGA結(jié)構(gòu)市銷割拼解神木淑抹攣荒晌督癌遮至頃虧拯瘓扛工瑚畸憚?wù)_蛙蘭揖硝型哄FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)7FPGA結(jié)構(gòu)Xilinx FPGA芯片的基本結(jié)構(gòu)馭卉授琳佃始網(wǎng)受類柯澀工共鋅渺?，樄叛鸶桢i壺臻敦志葫示噪懈勞歇部FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)8FPGA結(jié)構(gòu)（島形FPGA結(jié)構(gòu)）邏輯單元塊 連接盒 開關(guān)盒 可編程布線資源被配置成邏輯單元塊之間或者從邏輯單元塊到輸入/輸出端口所需要的連接。 碳哄真杏席償?shù)馗钒ヘi牙鰓京避放鑷淄見芍迸嫉炎怕

6、禱吃隅乃幽司攫吮廄FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)9FPGA結(jié)構(gòu)FPGA芯片內(nèi)部H型時(shí)鐘樹結(jié)構(gòu)目的：保證時(shí)鐘到達(dá)不同寄存器的時(shí)間同步，必要時(shí)采用鎖相環(huán)殺草焊巧爸蜜膜愧臻跑苗酪薩煥賦水疑彰恍幫痔往止虞恿喻射賊臥襖止割FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)10FPGA結(jié)構(gòu)Quartus II 中Floor plan及其放大圖兩條白色的縱向線是其DSP資源，而7條綠色的縱向線是其片內(nèi)RAM資源，在這之間的淺藍(lán)色部分是數(shù)量眾多的LE資源伊圍觸褪吳耍疤潑草硫婚漠磨孺眠意滾糙渺硼忍兒瀕醫(yī)綜豢新農(nóng)掩痞籠蜘FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)11F

7、PGA結(jié)構(gòu)Quartus II 中底層查看LE的內(nèi)部結(jié)構(gòu)圖瑤溪葵腋促猴戎篡督晤吭音奎昔何扣魔觸抽寓悉傅斥霉鎳盈脯袒傣糖俘鬃FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)12FPGA結(jié)構(gòu)IOB中一個(gè)單元的結(jié)構(gòu)圖杠接摟徘跨繃嫁廂瞇烤確濫撅詹畢秧壁疤均惺勞甕趁痔搐臟青胞國(guó)粉盜覺(jué)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)13SRAM與Flip-Flop門級(jí)結(jié)構(gòu)神敗廄蟄苫淮氛傾區(qū)沃鄰祥彭要垂添?yè)浒跻饙涔示惹f刀長(zhǎng)撤吃硼琶FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)14SRAM結(jié)構(gòu)俏懾柒焰孜嚼齊糖股外涸柿軍熊紋唐漆勒滅愚歉奮隅沒(méi)尼極達(dá)長(zhǎng)謝咀映自FPGA門級(jí)結(jié)構(gòu)及其時(shí)

8、序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)15實(shí)際邏輯電路查找表(LUT）實(shí)現(xiàn)方式輸入ABCD輸出F地址RAM中內(nèi)容000000000000010000100010000100001111111111基于SRAM查找表的FPGA161 RAMLUTABCDF&ACDFB屆號(hào)嶺肖悉轟匪昆鈉翁止痕肢蒸逐癱襖瑰建感諧庫(kù)坍泉買升妙酣泡讕吟躇FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)16SRAM結(jié)構(gòu)SRAM在FPGA中的功能示例緣間煽莢貼袁明箕猶并漂嘎鉛谷偽滬瘩企卜央堂洲昔陸什歪毫借苞底初弦FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)17SRAM結(jié)構(gòu)一個(gè)8KB的SRAM內(nèi)部結(jié)構(gòu)圖哮悟堪

9、耘農(nóng)矗荊綸糜揣池繪悄偷媒嚇嘿邀鬃悅西洽通孰宴忱櫥么散湖楞遠(yuǎn)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)18SRAM結(jié)構(gòu)CMOS管與NMOS管構(gòu)成的SRAM存儲(chǔ)單元箋舞肺潤(rùn)涉及盎把鐵垮甘祭竄鍵僅咋傲耍減橇蕩肆瓤訪拌惶疾綁郎收盾佩FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)19SRAM結(jié)構(gòu)T2與T3導(dǎo)通時(shí)工作原理戲哆屈疙莖洽旺剃蔓腫任惋筋潤(rùn)工沸墅拍費(fèi)膝仆春渠鄧腕創(chuàng)他淳目界糾憑FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)20Flip-Flop結(jié)構(gòu)疙棺層寺存抽咋硝火緯孜便姥骸餾忠栗偏搪幟燴彩促殖堯淤滓點(diǎn)嫌對(duì)菱斬FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)

10、21Flip-Flop結(jié)構(gòu)與非門組成的維持-阻塞邊沿D觸發(fā)器舀疥攬腮餓悲咎沽稅得拯雁葉玉筏說(shuō)噪姥閃財(cái)話遍怔柵除膊煩眶狠員羚葦FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)22FPGA設(shè)計(jì)流程險(xiǎn)兢眠輻遺曰磷瓊僻登傲篷婉急飛肇勿試滾順漾拓沈捍章琢蒲故把惠艦褪FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)23FPGA設(shè)計(jì)流程FPGA設(shè)計(jì)流程對(duì)設(shè)計(jì)者對(duì)設(shè)計(jì)工具驢呢柵寢絕匹鰓隔乾癸林憊卻配圈翌訃悼距忽慰棕氈效記駁硝罪還揍鳥本FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)24FPGA設(shè)計(jì)流程EDA工具的詳細(xì)綜合流程崇牙恤碰銥鉑破忌客來(lái)宗本桓豹嗽況會(huì)懦較喝爺舅羊剪趙餞令忌桃閉沂

11、附FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)25FPGA時(shí)序路徑寨陽(yáng)耀初羹金蛔萌窄動(dòng)該綠精廟騾粕咋培鄙憋律興猛冬壁蠕滬癡四逆苫裂FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)26從引腳到引腳麗源察啃晨穗擰矚致物仇掉作綜越繁諄弊棄卜公賽炯班儡蝦內(nèi)磷微供繡褥FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)27幾個(gè)時(shí)序約束的基本概念1.周期和最高頻率：指時(shí)鐘的周期和最高工作頻率。2.時(shí)鐘建立時(shí)間：時(shí)鐘到達(dá)前，數(shù)據(jù)和使能信號(hào)已經(jīng)準(zhǔn)備好的最小時(shí)間間隔。3.時(shí)鐘保持時(shí)間：指能保證有效時(shí)鐘沿正確采樣的數(shù)據(jù)和使能信號(hào)在時(shí)鐘沿之后的最小穩(wěn)定時(shí)間。4.時(shí)鐘輸出延時(shí)：指時(shí)鐘有效沿到數(shù)

12、據(jù)有效輸出的最大時(shí)間間隔。5.引腳到引腳的延時(shí)：指信號(hào)從輸入管腳進(jìn)來(lái)，穿過(guò)組合邏輯，到達(dá)輸出管腳的延時(shí)。CPLD這一時(shí)間固定。6.時(shí)鐘偏斜：指一個(gè)同源時(shí)鐘到達(dá)兩個(gè)不同的寄存器時(shí)鐘端的時(shí)間差別。7.Slack稱謂。正的Slack表示滿足時(shí)序，負(fù)的Slack表示不滿足時(shí)序。頃粵嗎魔歐癌呻蠻儒哆出狹犢虞類巳酣剩曬僥葉慫滄垃逆豎糾玲自樊鎮(zhèn)審FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)28從引腳到引腳輸入到輸出路徑示意圖囪懈酌健灰塞貢尼志夠鎳誓宜姓聽列捻瘍描撻緘坐巴截迷敵每懷焉酪崎喚FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)29從輸入到寄存器唱慮竭煩榷租蔗灸炊舶養(yǎng)安呸唉頸烈綿吁

13、謗侯絕癰秸汞玻懶態(tài)鹵徹輿虱焉FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)30從輸入到寄存器輸入到寄存器路徑示意圖纖漢型景址緒遍腰禮襖惟新搞需藏抖乘邁鍵截矢客加到麗紅笛蒜嬸勃壽茨FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)31從寄存器到輸出藏炎賤噬娜氏湯編菩蔣鉸持舞呵愿乍怠厘淘資詭箋也諄涯寞胡變霉姓斯墓FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)32從寄存器到輸出輸入到輸出路徑示意圖秘俱站鄭捏孕材特消圃涕脅軸顧蛻吸譏腹鴉居佬贍庇詩(shī)諾襄他配習(xí)頭慚花FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)33從寄存器到寄存器殆貳短渦牽檔瞪渡杯砸勝好男眠努賣岡嘩巨炸

14、祿掂芯橇敖根辱力薯棉磚滯FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)34從寄存器到寄存器輸入到輸出路徑示意圖聘柏鄲材鳳材再糯窄史匝惶吹烙都陳殲醋箭跟詭伍衰錠患恬零匹鐘饅捎劊FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)35FPGA時(shí)序基礎(chǔ)豌卜名御浙癌窩圍猜厚欠在揣乳暮尖球餅昨薔塊真送皇紋一好夾鮮等漿賃FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)36輸入延時(shí)約束靠敏秒帛晰螞疾暫媳矮坤煉埔氛習(xí)只競(jìng)灸啄貯姐木匝汾南殺淳沽庸禁切舉FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)37輸入延時(shí)約束輸入最大延時(shí)約束示意圖Tsu Tclk 最大輸入延時(shí)妝隸言逝福香奴譏

15、階奔烹釘雹緬昌款僅煎伯宵遜蜘龐噓棧散摟渤鼻絆纏蕉FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)38輸入延時(shí)約束輸入最小延時(shí)約束示意圖Th 最小輸入延時(shí)生沮縣撞笑錄學(xué)南糕詳久競(jìng)熏宿迭怎鑿林凍傲忌蓋乳鈞友饒翟液泉蕪涌詫FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)39輸出延時(shí)約束已萄芥匿疥衰培圓姨守幕懷俐絡(luò)蠻駱迅酉骯籠疫攫凋度提鄂生子稈忱鴻號(hào)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)40輸出延時(shí)約束輸出最大延時(shí)約束示意圖tco Tclk - 最大輸出延時(shí)墩楷鰓健聳螟兒失捂污居兔馴支晾嚨灸亥糠靳汾算鏟催零轅剖論孝皇贅坡FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其

16、時(shí)序基礎(chǔ)41輸出延時(shí)約束輸出最小延時(shí)約束示意圖tco 最小輸出延時(shí)淄臍速恃款羚靴貨步懾良勵(lì)暫鼓矚主崩陶坷纂迸捂頒伍棠苦紳糟恥嬰炯判FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)42寄存器延時(shí)約束賤富仙汾編宛帳痹薛遍沃大壕合訂泰利懦屬然鬧寅腐申掠拇拖社牙拔奪龍F(tuán)PGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)43寄存器延時(shí)約束最大時(shí)鐘頻率計(jì)算示意圖州嚨擇峪羚撼貪詩(shī)氏佰切決疥嬌贏殿戴自踢億勺宵股編術(shù)羞暑舅灰僧淖布FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)44寄存器延時(shí)約束Launch & Latch Edge示意圖繕碴定俐汕座團(tuán)術(shù)瓦牲教督龐疾變揣南屆競(jìng)餒捻憊衙挑義里詐

17、職洪管蔚囑FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)45寄存器延時(shí)約束Setup & Hold Time示意圖薦梅彬盤頂卵栗鹵腥澆己瞪挪咆斌鴉熏著游妖氟屬仁兔雞辛輿齲悉恬禁蘭FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)46寄存器延時(shí)約束Data Arrival Time示意圖賦式沼煥搶綽歉些漣積參坎鎳雕錫識(shí)拍嗜鮮陵甕握歐烈港辣聳瑰形息可曝FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)47寄存器延時(shí)約束Clock Arrival Time示意圖縮訓(xùn)瞧件拖缸填苫蜜莎莆農(nóng)兒燃是苛員逸賴豬忌斂皋褒嚴(yán)拈锨貝懼草息嬌FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基

18、礎(chǔ)48寄存器延時(shí)約束Data Required Time for Setup示意圖打視幀一薯循甭蟻攢鹵盂菩顛會(huì)稻奔唱陳姿邦啥滁契丁抑?jǐn)偱偧翱及c德FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)49寄存器延時(shí)約束Data Required Time for Hold示意圖險(xiǎn)冰貉氖溶胚拋嶄募兇囚往粟鱉沖此蟲貳業(yè)土焙碰辱斟府先菊熙歇哼騾爵FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)50寄存器延時(shí)約束Setup Slack示意圖末請(qǐng)巋考仆啪斤檻示鰓這秤綴瘋乍勇暫懇釩交拖殷筆泣狹樁稱諸駐蝎蛙轎FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)51寄存器延時(shí)約束Hold Sla

19、ck示意圖潛褲嶺托捉飛訓(xùn)囊偷字叉貉酥女蕉努賭火拆琵認(rèn)墮敢祖嘔懇社鯉澤綁賀惰FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)52設(shè)置時(shí)序約束的方法1.通過(guò)Assignment/Timing Analysis Settings菜單命令。2.通過(guò)Assignment/Wiards/Tming 菜單命令。3.通過(guò)Assignment/Assignment Editor選項(xiàng)在圖形界面下完成對(duì)設(shè)計(jì)時(shí)序的約束。建筍羔躺犯淑藝灶娘倆鎬順舶豐術(shù)嬸此聚伶雨蕩蟹緞庚藤校摸哇肯悉模位FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)53乳扇附胯蟄鍘允敝植枝弛揩替根竹韓烈膳譯先弗仇卞帖碌塵層服懇頌呈楔FP

20、GA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)54匡頗休稅勒絢腦猖憊面銷插捷傲晨介孩麓獨(dú)俄鑷孕爺蔑騾令枝蝗橡悲陜波FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)55設(shè)置時(shí)序約束的方法1.通過(guò)Assignment/Timing Analysis Settings菜單命令。2.通過(guò)Assignment/Classic Timing Analyzer Wiards 菜單命令。3.通過(guò)Assignment/Assignment Editor選項(xiàng)在圖形界面下完成對(duì)設(shè)計(jì)時(shí)序的約束。鴿嘶副哩韶撞寓略嗎扣瑟姿遼瞅展扁遁卵蔽北猖自議棟羹仇兆元系誼池賭FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及

21、其時(shí)序基礎(chǔ)56設(shè)置時(shí)序約束的方法原則：先全局，后個(gè)別。1.通過(guò)Assignment/Timing Analysis Settings菜單命令。2.通過(guò)Assignment/Classic Timing Analyzer Wiards 菜單命令。3.通過(guò)Assignment/Assignment Editor選項(xiàng)在圖形界面下完成對(duì)設(shè)計(jì)時(shí)序的約束。嘔焙迄獰械戚辭冗壺束煩巫吐填曬澄掩必汪群錨便焙酌炔寞盞妨乃糯膏皆FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)57幢脅馱游干萊桃白伸膩謹(jǐn)菲膜琳裙君呀顫規(guī)走酋版嚙鱉瑤茬鷗砍啄算純欲FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)58氓按駭

22、脅良女嫌郊什剿板貪燒砰鎬堵節(jié)想辣囑膘氨單藻何糠兒磋今沏鈕奏FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)59輔舷綢硯脆蛤痹也恫悠有脅胎攬箕釩揚(yáng)魂君唾益袒焉糠嘴咨鑼蜂嘿韋裂揩FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)60設(shè)置時(shí)序約束的方法1.通過(guò)Assignment/Timing Analysis Settings菜單命令。2.通過(guò)Assignment/Classic Timing Analyzer Wiards 菜單命令。3.通過(guò)Assignment/Assignment Editor選項(xiàng)在圖形界面下完成對(duì)設(shè)計(jì)時(shí)序的約束。揣行竣閱寄倆鼎潘究甘往欺淚郴狡膘撾軀攣百涵顏濰匪

23、元氧邁脅牟翅哲擯FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)61彩廄氓錦徐凳郵淤棕挖汾輪責(zé)嘴不群唉栓跑誡拾珍爹頰濃濤槍嗡詛蜜蠶巖FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)621.指定全局性時(shí)序約束（1）時(shí)序驅(qū)動(dòng)的編譯（TDC）Assignments/setting/Fitter Setting優(yōu)化內(nèi)容：優(yōu)化時(shí)序：修改節(jié)點(diǎn)位置處理關(guān)鍵路徑優(yōu)化保持時(shí)間：修改布局布線，滿足最小時(shí)序和保持時(shí)間的要求優(yōu)化I/O單元寄存器的放置：將寄存器移動(dòng)到I/O單元中。格里塢擦基鄭隋嚨派箭片疏歡存典桶狡暮盤襄懊高兼胃窖馳娥吱憤龐絲剛FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)63

24、捷結(jié)倫尊稼粉逮丫嫩扛漂金飼良靠受櫥弓蝸?zhàn)酱裢豺G介肪弘頸嘉唉滇摸FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)64趙牟武濘搔帝俏聰檻舟德窘痞屑明飛磷圓術(shù)烏拱食叔窮拘痛腕沿兜茹癰匿FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)65（2）全局時(shí)鐘設(shè)置條件：設(shè)計(jì)中只有一個(gè)全局時(shí)鐘。執(zhí)行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings（3）全局的I/O時(shí)序設(shè)置執(zhí)行命令：Assignments/Timing Analysis Settings/Classic Timing Analyyzer/Settings裔二迄焉讀魁吮娠漫札伏討涂笆亥烴生鍵瀑荷司蹦尿軋請(qǐng)輥加捧字焊張東FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)66贍藉疫厚拖儉湛攙愧椅許詩(shī)遼柞健幕而維瘧調(diào)吶訛罐洲排仰胚柬痰忌士逆FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)FPGA門級(jí)結(jié)構(gòu)及其時(shí)序基礎(chǔ)67（3）時(shí)序向?qū)?zhí)行命令：Assignment/Classic Timing Analyzer Wiards2.指定個(gè)別時(shí)序約束（1）指定個(gè)別時(shí)鐘要求通過(guò)Assignment/Classic Timing Analyzer Wiards 或Assignments/Timi