JTAG技術(shù)原理

1、JTAG技術(shù)俗稱邊界掃描技術(shù)，是近代發(fā)展起來的高級測試技術(shù)。隨著電子技術(shù)的高速發(fā)展，電路已經(jīng)進入超大規(guī)模時代，芯片的封裝技術(shù)也日新月異，從最初的DIP到QFP,已經(jīng)當今的BGA,電路的物理可測試性正在逐漸消失。為了尋找更先進的測試技術(shù)，1985年，IBM、AT&T、TexasInstruments、Philips、Siemens、Alcatel、Ericsson等幾家公司聯(lián)合成立了JETAG(JointEuropeanTestActionGroup歐洲聯(lián)合測試行動小組)，并提出邊界掃描技術(shù)。通過存在于器件輸入輸出管腳與內(nèi)核電路之間的BSC(BoundaryScanCell)對器件及其外圍電路進

2、行測試。1986年,一些歐洲之外的其他公司加入該組織，JETAG組織的成員已不僅僅局限在歐洲，所以該組織名稱由JETAG更改為JTAG。1990年，IEEE(InstituteofElectricalandElectronicsEngineers，美國電氣和電子工程師協(xié)會)正式承認JTAG標準，命名為IEEE1149.1-1990。JTAG主要有以下幾個方面應(yīng)用：.互連測試。判斷互連線路是否存在開路、短路或固定邏輯故障。.可編程器件的程序加載。如FLASH、CPLD、FPGA等器件的加載。.電路采樣。器件正常工作時，對管腳狀態(tài)進行采樣觀察。JTAG測試一般使用標準的TAP(TestAccess

3、Port)連接器，如下圖所示。.135T924610.l號腳為TCK。JTAG測試參考時鐘，由JTAG主控制器提供給被測試器件，該信號需要下拉處理，下拉電阻不能小于330ohm,般選擇IKohm。之所以TCK要下拉處理，是因為JTAG測試規(guī)范規(guī)定：在TCK為低電平時，被測試器件的TAP狀態(tài)機不得發(fā)生變化。所以，默認狀態(tài)下，TCK必須為低電平，使TAP狀態(tài)機保持穩(wěn)定。最小驅(qū)動電流為2mA。.2號腳為GND。使用時直接連單板的GND即可。.3號腳為TDO。JTAG測試數(shù)據(jù)輸出管腳，JTAG主控制器從此管腳輸出測試數(shù)據(jù)給被測試器件，JTAG主控制器的TDO接被測試器件的TDI。TD0在TCK的下降沿

4、輸出。JTAG測試規(guī)范沒有規(guī)定如何處理TDO管腳，一般情況下懸空即可，也可以通過4.7Kohm電阻上拉到VCC，已增加驅(qū)動TDO的驅(qū)動能力。.4號腳為VCC。連接電源，一般為3.3V/2.5V/1.8V等，具體看芯片說明。在這里特別說明下，在實際使用中，很容易將2號腳的GND與此VCC接反，導(dǎo)致JTAG不可用，所以，大家在設(shè)計審查時一定要特別關(guān)注這個地方。以免因低級錯誤導(dǎo)致設(shè)計改板。.5號腳為TMS。TMS是TestModeSelect的縮寫，作用是進行測試模式選擇，由JTAG主控制器輸出給被測試器件。被測試器件在TCK的上升沿才TMS信號進行采樣，根據(jù)采樣結(jié)果來判斷是正常模式還是JTAG測試

5、模式(TMS=“0”為正常模式，TMS二“1”為JTAG模式)。該管腳需要上拉處理，上拉電阻不小于470ohm，一般選取4.7Kohm。之所以要上拉處理，是因為JTAG測試規(guī)范規(guī)定：當TMS為高電平狀態(tài)持續(xù)5個TCK時鐘周期時，TAP狀態(tài)機必須回歸到復(fù)位狀態(tài)上，不管當前處于何種狀態(tài)。為了讓TAP在非測試時間里保持在復(fù)位的待命狀態(tài)，所以將TMS上拉，使其默認狀態(tài)為高電平。最小驅(qū)動電流為1mA。TMS的頻率一般在10MHz以下。.6號腳為NC。NotConnect的意思，該管腳為定義，使用時懸空即可。G）.7號腳為/TRST。TAP狀態(tài)機復(fù)位信號。由JTAG主控制器輸出到被測試器件。該信號需要下拉

6、處理，下拉電阻不小于330ohm,般選取lkohm。為了保證器件的正常功能，上電時需要使TAP狀態(tài)機復(fù)位，這樣就不會因為TAP狀態(tài)機的狀態(tài)不定而影響芯片的正常功能。通過電阻下拉到GND后，所有被測試芯片的TAP狀態(tài)機一直處于復(fù)位狀態(tài)。/TRST為可選信號（因為TMS上拉已經(jīng)可以保證TAP狀態(tài)機處于復(fù)位狀態(tài)），一般CPLD/FPGA等邏輯器件的JTAG接口沒有提供此信號。H）.8號腳為/DW。DirectWrite的意思，由JTAG主控制器輸出到被測試器件。該信號一般在對JTAG寫入速度要求很高的情況下使用，該信號有效時，JTAG寫入時可以跳過很多中間狀態(tài)，直接寫入數(shù)據(jù)。該信號一般很少使用。D.

7、9號腳為TDI。TestDataInput，JTAG主控制器的TDI接被測試器件的TDO。JTAG主控制器會在TCK的上升沿對TDI信號進行采樣。該信號需要上拉處理，上拉電阻要求不小于IKohm,般選取4.7Kohm。之所以要上拉處理，是因為JTAG測試規(guī)范中規(guī)定：當從TDI接收到的數(shù)據(jù)為全“1”指令時，TAP狀態(tài)機會跳轉(zhuǎn)到bypass狀態(tài)。為了在出錯時讓TAP處于旁路狀態(tài)，所以將TDI上拉，使其默認狀態(tài)為高電平。J）.10號腳為GND。使用時接單板地即可。JTAG測試時，TCK、TMS、TDI和TDO四個信號為必須，只要有這四個信號，即可完成JTAG測試工作，/TRST為可選信號。分析上圖可

8、知，與測試有關(guān)的信號全部在奇數(shù)腳（1、3、5、7、9），偶數(shù)腳（2、4、6、8、10）均為VCC、GND、NC、/DW等輔助或無用引腳。目前，一些規(guī)模較大的IC器件基本上都提供JTAG接口，所以，一塊單板上會有很多JTAG測試口，如何將這些測試口連接起來呢？目前有三種連接方式：串行方式、并行方式和獨立方式。縱觀當前主流JTAG設(shè)計，以串行方式的菊花鏈結(jié)構(gòu)最為流行。菊花鏈結(jié)構(gòu)示意圖如下所示。（點擊看清楚大圖）對于一個簡單的單板，一條JTAG鏈就可以滿足測試要求，但是，對于類型ATCA這樣的系統(tǒng)來說，就需要系統(tǒng)級的JTAG架構(gòu)來將系統(tǒng)上的所有單板連接起來進行系統(tǒng)管理，這就需要用JTAG控制器和JTAG橋片來連接。如下圖所示。目前，有很多IC廠商都有JTAG主控制器和橋片產(chǎn)品，如NationalSemiconductor的SCANSTA101、SCANSTA111、SCANSTA112,TI的SN74LVT8986、SN54ABT8996,MAXIM的DS26900等，大