基于Verilog HDL的模型優(yōu)化

1、基于Verilog HDL的模子優(yōu)化摘要本文基于模子優(yōu)化的需要性，對(duì)利用verilghdl建模時(shí)可以運(yùn)用的優(yōu)化本領(lǐng)作了詳細(xì)的闡述，對(duì)方案者具有必然的引導(dǎo)意義。關(guān)鍵詞模子優(yōu)化；綜合；表達(dá)式1弁言每個(gè)方案者在舉行verilg建模時(shí)都市形本錢(qián)身的方案氣勢(shì)氣派，同一個(gè)電路方案，用verilg形貌可以寫(xiě)出很多邏輯上等價(jià)的模子，而大多數(shù)方案者思量的重要是代碼謄寫(xiě)上的便利和成效上是否準(zhǔn)確，對(duì)方案的模子是否最優(yōu)化布局卻思量甚少，如許不但加重了邏輯綜合的包袱，影響綜合服從，而且很大概會(huì)導(dǎo)致方案出的芯片未到達(dá)最優(yōu)的面積和速率。因此，在verilg建模時(shí)，很有需要舉行模子優(yōu)化。2模子優(yōu)化概述影響一個(gè)芯片性能的指標(biāo)重

2、要有兩個(gè)：面積和速率。模子優(yōu)化就是通過(guò)必然的本領(lǐng)對(duì)模子的布局舉行調(diào)解、組合和精簡(jiǎn)，從而使方案出的芯片到達(dá)更小的面積和更快的速率。綜合所天生的邏輯易受模子形貌方法的影響。把語(yǔ)句從一個(gè)位置移到另一個(gè)位置，大概拆分表達(dá)式都市對(duì)所天生的邏輯產(chǎn)生龐大影響，這大概會(huì)造成綜合出的邏輯門(mén)數(shù)有所增減，也大概改變其按時(shí)特性。因此，接納必然的本領(lǐng)可以實(shí)現(xiàn)對(duì)邏輯的優(yōu)化。但是由于優(yōu)化盡頭包羅的兩個(gè)方面面積和速率是互相抵牾的，優(yōu)化一個(gè)方面肯定影響另一個(gè)方面，而無(wú)法實(shí)現(xiàn)面積和速率都到達(dá)最優(yōu)，這就必要方案者對(duì)兩者舉行衡量，看方案?jìng)?cè)重于哪個(gè)方面，而接納差異的優(yōu)化出發(fā)點(diǎn)。下面別離從面積和速率兩個(gè)方面臨模子優(yōu)化的本領(lǐng)舉行先容。3面

3、積的優(yōu)化3.1提取群眾子表達(dá)式假設(shè)條件語(yǔ)句的互斥分支中有群眾子表達(dá)式，可以提取該群眾子表達(dá)式。如下面的模子可以提取群眾子表達(dá)式：if(enable)p=a(b+)；elseq=(b+)|d；此模子中條件語(yǔ)句的互斥分支中都盤(pán)算了表達(dá)式b+，因此，應(yīng)將該表達(dá)式提取出來(lái)放在條件語(yǔ)句之前舉行賦值，新模子如下所示：tp=b+；/引入一個(gè)暫時(shí)變量if(enable)p=atp；elseq=tp|d；如許，綜合東西就會(huì)綜合出一個(gè)加法器，而本來(lái)的模子那么會(huì)綜合出兩個(gè)加法器。引申到一樣平常環(huán)境，假設(shè)在邏輯中尋到有群眾子表達(dá)式，就可以將該群眾子表達(dá)式賦值給一個(gè)暫時(shí)變量，然后用該暫時(shí)變量來(lái)表現(xiàn)該群眾子表達(dá)式，如許就

4、可以淘汰綜合出的alu單位的數(shù)目，以實(shí)現(xiàn)面積的優(yōu)化。3.2代碼移位假設(shè)在循環(huán)語(yǔ)句內(nèi)某個(gè)表達(dá)式的值在每次循環(huán)中都穩(wěn)定革，可以將該表達(dá)式移至循環(huán)之外。如下面的模子可以舉行代碼移位：p=fr(i=1；i=5；i+)beginq=p+5；/假設(shè)循環(huán)中未對(duì)p賦新值end賦值語(yǔ)句“q=p+5；右端的表達(dá)式不隨循環(huán)變量而變，因此，應(yīng)將該表達(dá)式移至循環(huán)之外，新模子如下所示：p=tp=p+5；/引入一個(gè)暫時(shí)變量fr(i=1；i=5；i+)beginq=tp；end如許，綜合東西對(duì)“p+5只會(huì)綜合出一個(gè)加法器，而本來(lái)的模子會(huì)產(chǎn)生5個(gè)加法器，每循環(huán)一次就產(chǎn)生一個(gè)，造成了代碼冗余。優(yōu)化后的新模子不但淘汰了綜合出的al

5、u單位的數(shù)目，而且進(jìn)步了仿真服從。3.3資源共享資源共享是指在互斥條件下共享算術(shù)邏輯單位(alu)的歷程。如下面的模子：if(nu5)p=a+b；elsep=a-；假設(shè)不接納資源分派，算符“和“就會(huì)被綜合成兩個(gè)單獨(dú)的alu。而假設(shè)接納了資源分派，僅需一個(gè)alu就可以實(shí)現(xiàn)“和“這兩種運(yùn)算。這是由于這兩種算符總是互斥地利用。別的還天生了一個(gè)多路選擇器，用來(lái)從b和中選擇符合的量接到alu的第二個(gè)輸入端上?，F(xiàn)實(shí)上，資源分派就是共享算符的歷程。共享算符有以下幾種大概的環(huán)境：(1)算符雷同，運(yùn)算量雷同。如：a+b和a+b，這種環(huán)境同“提取群眾子表達(dá)式，顯然必需共享。(2)算符雷同，有一個(gè)運(yùn)算量差異。如：a

6、+b和a+，這時(shí)需引入一個(gè)多路選擇器，要舉行面積與速率之間的衡量。(3)算符雷同，運(yùn)算量都差異。如：a+b和+d，這時(shí)需引入兩個(gè)多路選擇器，要舉行面積與速率之間的衡量。(4)算符差異，運(yùn)算量雷同。如：a+b和a-b，可以將“和“合成一個(gè)alu單位，要共享。(5)算符差異，有一個(gè)運(yùn)算量差異。如：a+b和a-，這時(shí)需引入一個(gè)多路選擇器，要舉行面積與速率之間的衡量。(6)算符和運(yùn)算量都差異。如：a+b和-d，這時(shí)需引入兩個(gè)多路選擇器，要舉行面積與速率之間的衡量。在共享alu的時(shí)間，要在alu的某個(gè)輸入端引入多路選擇器，如許會(huì)增長(zhǎng)途徑的耽誤。因此，方案者應(yīng)按照現(xiàn)實(shí)環(huán)境衡量是優(yōu)化面積緊張照舊優(yōu)化速率緊張

7、，假設(shè)是在“按時(shí)至上的方案中，最好不要接納資源共享。別的，對(duì)付龐大的運(yùn)算單位，可以接納函數(shù)和使命來(lái)界說(shuō)這些共享的數(shù)據(jù)處置懲罰模塊，以淘汰器件資源的斲喪，低落本錢(qián)。3.4消除觸發(fā)器有些方案者為了圖編寫(xiě)代碼的便利，愛(ài)好將同一條件操縱下的賦值語(yǔ)句寫(xiě)在一個(gè)時(shí)序操縱語(yǔ)句中，如下面的模子：alays(psedgelk)beginase(state)0：beginprestate=1；dut=16h56；end1：beginprestate=0；dut=16h29；endendaseend方案者的本意僅是要把prestate的值保存在上升沿觸發(fā)的觸發(fā)器中，而dut的值只是受state影響的組合邏輯，本來(lái)只必

8、要1個(gè)觸發(fā)器即可，而上述模子綜合后的網(wǎng)表會(huì)天生17個(gè)觸發(fā)器，白費(fèi)了資源，優(yōu)化后的模子如下所示：alays(psedgelk)/推導(dǎo)出觸發(fā)器beginase(state)0：prestate=1；1：prestate=0；endaseendalays(state)/組合邏輯beginase(state)0：dut=16h56；1：dut=16h29；endaseendendend上述模子形貌了關(guān)鍵信號(hào)e的分步提取要領(lǐng)，改寫(xiě)后的形貌都與原alays塊邏輯等效。5別的優(yōu)化本領(lǐng)5.1引用工藝庫(kù)中預(yù)界說(shuō)的宏布局方案者可以按照必要利用模塊實(shí)例化語(yǔ)句來(lái)實(shí)現(xiàn)預(yù)界說(shuō)成效塊，就似乎對(duì)待元件那樣，在模子中對(duì)其舉行實(shí)

9、例化，然后再綜合此實(shí)例模子。比方，要?jiǎng)?chuàng)立一個(gè)加法器，按照面積束縛，可以調(diào)用一個(gè)面積高效的行波加法器，而按照延時(shí)束縛，可以調(diào)用一個(gè)快速但面積較大的先行布局加法器。5.2利用小型方案實(shí)行研究表白邏輯電路范圍在2000門(mén)至5000門(mén)時(shí)邏輯優(yōu)化器的優(yōu)化結(jié)果最正確，因此，方案時(shí)應(yīng)只管構(gòu)造成多個(gè)模塊或多個(gè)alays語(yǔ)句段。綜合歷程的運(yùn)行時(shí)間重要用于邏輯優(yōu)化，它與方案范圍呈指數(shù)干系，因此將各個(gè)子成效塊的范圍保持在可處置懲罰的方案范疇內(nèi)很關(guān)鍵。5.3流傳常量利用常量流傳技能可以增長(zhǎng)電路模子修改的機(jī)動(dòng)性和可移植性。假設(shè)有一個(gè)確定意義的常量而且在模子中的多處地方都引用到，那么可以將該常量值界說(shuō)為一個(gè)常量標(biāo)記，然后直接引用該常量標(biāo)記即可，如下所示：paraeterunt=16；p=unt*2；fr(i=0；iunt-1；i+)此中，unt表現(xiàn)的是循環(huán)次數(shù)，按照必要可以在語(yǔ)句“paraeterunt=16；中修改其值。由于它是一個(gè)常量，在綜適時(shí)不會(huì)為表達(dá)式“unt*2和“unt-1天生任何硬件，而是在編譯時(shí)直接盤(pán)算出表達(dá)式的值并將其賦給變量。6竣事語(yǔ)一樣平常環(huán)境下，綜合東西會(huì)主動(dòng)對(duì)verilg模子舉行優(yōu)化，但假設(shè)方案者在電路方案時(shí)直接就編寫(xiě)出布局優(yōu)化的電路模子，就會(huì)大大淘汰綜合東西的運(yùn)行時(shí)間，乃至偶然間綜合東西無(wú)法優(yōu)化的布局顛末手工調(diào)解后實(shí)現(xiàn)了優(yōu)化的目的。因此