4位加法計(jì)數(shù)器的VHDL描述

1、4位加法計(jì)數(shù)器的VHDL描述EDA技術(shù)實(shí)用教程 4位加法計(jì)數(shù)器的VHDL描述 1.1 4位加法計(jì)數(shù)器 【例5-1】ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ;END bhv;1.2 整數(shù)、自然數(shù)和正整數(shù)數(shù)據(jù)類型整數(shù)常量的書寫方式示例如下：1 十

2、進(jìn)制整數(shù)0 十進(jìn)制整數(shù)35 十進(jìn)制整數(shù)10E3 十進(jìn)制整數(shù)16#D9# 十六進(jìn)制整數(shù)8#720# 八進(jìn)制整數(shù) 2#11010010# 二進(jìn)制整數(shù) 4位加法計(jì)數(shù)器的VHDL描述 1.3 4位加法計(jì)數(shù)器的另一種表達(dá)方式【例5-2】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv

3、OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; Q = Q1 ; END PROCESS ; END bhv;1.3 4位加法計(jì)數(shù)器的另一種表達(dá)方式4位加法計(jì)數(shù)器由兩大部分組成：圖5-1 4位加法計(jì)數(shù)器RTL電路 1.3 4位加法計(jì)數(shù)器的另一種表達(dá)方式 4位加法計(jì)數(shù)器的VHDL描述 圖5-2 4位加法計(jì)數(shù)器工作時(shí)序 1.3 4位加法計(jì)數(shù)器的另一種表達(dá)方式 4位加法計(jì)數(shù)器的VHDL描述 數(shù)據(jù)類型： 整數(shù)類型INTEGER、自然數(shù)類型、正整數(shù)類型POSITIVE。 BUFFER模式： BUFFER表達(dá)特定端口的特定功能，并非是特定的端口結(jié)構(gòu)。 重載函數(shù)： 程序包STD_LOGIC_UNSIGNED含有加號(hào)(+)和其他運(yùn)算符的重