√半導體IC中匹配電阻的設計準則

1、半導體IC中匹配電阻的設計準則（小結）作者：XieM.X.（UESTC，成都市）半導體集成電路就是把許多元器件制作在同一塊半導體芯片上的一種高密度電路。這種制作工藝即決定了其中元器件參數(shù)的精度不可能做到很高，例如Si-IC中的電阻和電容的誤差一般在土20%土30%之間；然而，這種制作工藝又決定了其中同類元器件之間可以獲得高精度的匹配。所謂元器件的匹配，也就是指元器件之間的性能變化是一致的一種特性；即是說，匹配元器件就是它們的性能變化具有一個不變比值的元器件。（1）匹配的精確度等級：實際上，IC中的元器件要做到完全匹配是不容易的。一般，把元器件匹配的精確度劃分為三個等級，即：最低匹配失配率約為1

2、%,即有67比特分辨率。這種精度的元器件適合于一般的使用，例如偏置電路中的負反饋電流鏡。中度匹配失配率約為土0.1%，即有910比特分辨率。這種精度的元器件適合于1%的能隙基準電壓源、運算放大器、比較器和多數(shù)模擬電路的應用。精密匹配失配率約為0.01%，即有1314比特分辨率。這種精度的元器件適合于A/D、D/A轉換器及其他需精密密匹配的應用場合。通常，電容比電阻更容易獲得這種精密匹配的精度。（2）電阻匹配的準則：匹配電阻的設計，對于最低匹配的場合容易達到；而對于中度匹配的場合，可以采用叉指式結構等來得到；但精密匹配的電阻則較難以獲得（因為存在接觸電阻的變化、熱效應和應力梯度等因素的影響）。對

3、于Si-IC，為了實現(xiàn)匹配電阻的合理設計（特別是版圖設計），需要遵從的一些最重要的原則如下：采用同一種材料（Si或者多晶硅等）來制作匹配的電阻（否則，電阻率和溫度系數(shù)的不同將引起電阻失配率增大）。匹配電阻的寬度要相同。因為電阻的偏差主要是受長度偏差的影響，寬度偏差的影響較小。對于需要較寬的電阻，可做成多段并聯(lián)連接的形式。匹配的電阻要足夠寬。例如，若需要的多晶硅電阻的最小寬度是2pm，則最低匹配時要設計成3pm，中度匹配時要設計成4pm,精密匹配時要設計成6pm。由淀積制作的多晶硅電阻，寬度最小不能低于2pm（否則淀積的顆粒效應會引起電位過大變化）。匹配的電阻要盡可能使用相同的幾何形狀。寬度相同

4、、但長度或形狀不同的電阻易于產(chǎn)生失配（失配率大于土1%）。匹配的電阻應該朝著同一方向放置。因為晶向不同可帶來百分之幾的電阻變化，擴散電阻與晶向的關系最大，多晶硅電阻的較小。在（100）晶面上的p型擴散電阻，如果朝著X軸與Y軸的夾角為45。的方向放置，則將得到最小的由應力所引起的失配。匹配的電阻要緊密靠近（以保證工藝、溫度等影響的一致性）。越是匹配好的電阻，就越要靠近；精密匹配的電阻必須制作成叉指形。在高應力處（拐角或者邊緣）、或者在距大功率器件（100W）250pm范圍內的所有電阻，也都應該做成叉指形。匹配的陣列電阻要做成叉指形，并要實現(xiàn)具有公共質心的版圖。因為Si材料本身的熱應力和封裝等帶來

5、的應力，會使Si產(chǎn)生壓阻效應，并從而影響到電阻的阻值，所以需要采用共質心和一定取向的版圖布局來防止這種不良影響。一維公共質心陣列電阻和二維公共質心陣列電阻的版圖分別如圖1和2所示。匹配陣列電阻排布的縱/橫比應當小于3:1。這樣排布匹配電阻才能保證應力、工藝、溫度等影響的一致性。一般，有偶數(shù)區(qū)塊的電阻的排列要優(yōu)于有奇數(shù)區(qū)塊的，因為偶數(shù)區(qū)塊可以更好地抑制熱電效應。在匹配電阻陣列的兩端都要放置啞電阻（或稱為贋電阻、偽電阻）。對于多晶硅的匹配電阻，為了避免在等離子刻蝕時所造成的偏差，就需要在匹配電阻陣列的兩邊設置無電氣功能的啞電阻條（啞電阻條的形狀和放置的距離很重要，而條本身的寬度卻關系不大），如圖3

6、所示；若再把啞電阻接地（見圖3（B）,這可避免等離子刻蝕時靜電電荷積累所造成的影響。不要使用較短的電阻區(qū)塊，否則接觸電阻的影響較大。中度匹配電阻的方塊數(shù)應該大于5；精密匹配電阻的方塊數(shù)應該大于10。對于精密匹配的多晶硅電阻，總長度應該大于50pm，以減弱因顆粒效應而引起的非線性效應。分段的匹配電阻的連接方法:應該如圖4的左圖所示,這樣才能避免Seebeck效應（接觸處的溫差電效應）的影響。對于單個的電阻陣列，容易引起熱電效應；不要包含不配對的電阻分段。對于曲折電阻，要讓它們的頭端彼此靠近，以抵消熱電效應。（11）匹配的電阻應該盡量放置在低應力區(qū)域，不要放置在邊緣處和拐角處。在應力分布的對稱軸上

7、放置共質心陣列，可以使得應力梯度的影響最小，如圖5所示。（12）匹配電阻要盡量放置在遠離功率器件處，即要遠離熱源（應當距離功率器件大于200300pm）,并且要按照熱的對稱分布（即在功率器件的對稱軸上）來排布版圖，如圖6所示。若最低匹配的電阻要靠近主功率器件的話，也應該采用叉指式形狀。若p型擴散電阻位于（100）晶面的對角線上，則可能得到較小的封裝偏移，但是這又不能做到把它放在功率器件的對稱軸上。如果熱梯度的影響大于應力梯度，則應該把電阻垂直地、或者水平地對稱排布。（13）精密匹配的電阻要放置在芯片晶面的對稱軸上。在（100）晶面上，電阻陣列的對稱軸要與芯片的兩個對稱軸之一對準；p型擴散電阻最

8、好放置在對角線上（以使應力影響最小）。在（111）晶面上，電阻陣列的對稱軸應當與211晶向的對稱軸對齊。若有許多匹配的元器件，應該把關鍵元器件放置在最佳位置。（匹配電阻要考慮到阱或者隔離區(qū)電位的調制效應。對于方塊電阻三100Q/的精密匹配電阻、方塊電阻三500Q/的中度匹配電阻、方塊電阻三1kQ/的最低匹配電阻，因為阱或者隔離區(qū)的電位調制效應影響相當大，則需要盡可能采用多晶硅電阻（不要用擴散電阻）。（15）分段的電阻優(yōu)于曲折形狀的電阻。曲折電阻只適合于高阻值、最低匹配的電阻或者可以修正的電阻使用。（16）優(yōu)選多晶硅電阻，擴散電阻其次。因為多晶硅電阻可以做得長而窄，但這并不會增大失配率；而且又不

9、需要隔離區(qū)，則無隔離區(qū)調制效應。（多晶硅等淀積電阻要放置在場氧化層上面，不要跨越氧化物或者其它的表面臺階（跨越的話會導致較大的失配率）。（18）經(jīng)驗表明，摻硼的p型多晶硅電阻的匹配性能，優(yōu)于摻P/As的n型多晶硅電阻。故應該盡可能選用n型多晶硅。（19）擴散的匹配電阻不可與n型隱埋層（NBL）相交。特別是，精密匹配的擴散電阻、或者中度匹配的淺擴散電阻（例如高方塊值電阻一SR），更是不能與NBL相交。否則，就應該讓NBL至少以最大外延層厚度的150%覆蓋電阻。（20）工作電壓較高（高于厚場氧化層閾值電壓的50%）的匹配電阻、以及方塊電阻較大（三500Q/口）的中度匹配擴散電阻，在其上都應該采用場

10、板覆蓋起來；對于方塊電阻三500Q/的精密匹配擴散電阻，在其上需要采用分立場板覆蓋之。對于方塊電阻巧00Q/的多晶硅精密匹配電阻，其上需要設置靜電屏蔽。（21）在各個匹配電阻的上方要避免排布沒有連接的引線（以免引入噪聲到電阻）。只有方塊電阻V500Q/的最低匹配電阻、或者V100Q/的中度匹配電阻，才可以讓無連接的引線跨越(但仍需要檢測是否存在噪聲耦合)。高速數(shù)字信號線跨越匹配電阻時，一定要加設場板或靜電屏蔽。若引線跨越各個匹配電阻時，必須要用相同的方式來跨越(否則會產(chǎn)生機械應力，并影響到電阻值)。若要跨越時，最好是垂直匹配電阻陣列，因為這樣產(chǎn)生的應力失配最小。在關鍵的匹配電阻上面不要跨越引線。匹配電阻上的功耗要盡量小(否則因發(fā)熱而影響到失配率)。精密匹配電阻的功耗不要超過1.5yW/ym2；中度匹配電阻的功耗可以提高幾倍。較大功耗的匹配電阻應當做成叉指形。較窄的匹配電阻在通過大電流時，還可能引起因載流子速度飽和所致的非線性效應。圖1一維共質心版圖的排布圖2二維共質心版圖的排布舉例未互連的啞電阻條(A)孤立的啞電阻條1多晶硅