2022年eda知識點(diǎn)梳理

1、VHDL程序設(shè)計(jì)基機(jī)構(gòu)學(xué)問點(diǎn)：VHDL文字規(guī)章1. 數(shù)字型文字一一由數(shù)字、小數(shù)點(diǎn)和下劃線組成（1）整數(shù)文字 5, 67& 156E2, 45.234.287 （=）（2）實(shí)數(shù)文字,（3）以數(shù)制基數(shù)表示的文字格式：數(shù)制 #數(shù)值 # （指數(shù)）例如： 10#170# 16#FE# 2#1101_0001# 8#376# 16#E#E1 4）物理量文字例如： 60 s, 100 m 2. 字符串文字字符一一以單引號括起來的數(shù)字、字母和符號 （ASCII 碼） 例如 ：0 , 1 , A , B , a , b 字符串一一一維的字符數(shù)組,用雙引號括起來；（1）文字字符串例如： “ ABC” , A BO

2、Y. ” ,“A” , “ 1011”（2）數(shù)值字符串一一位矢量格式：數(shù)制基數(shù)符號“ 數(shù)值字符串”其中： B二進(jìn)制基數(shù)符號；0八進(jìn)制基數(shù)符號：X16 進(jìn)制基數(shù)符號；例如： B ：矢量數(shù)組,長度為 90 “ 15” : 等效 B “ 001101” , 長度為 6 X “ ADO” : 等效 B “ J 長度為 12 數(shù)值字符串中可添加下劃線,不影響其長度3.標(biāo)識符一一是用戶給常量、變雖: 、信號、端口、子程序或參數(shù)泄義的名字規(guī)章 87 標(biāo)準(zhǔn),又稱短標(biāo)識符 ：標(biāo)識符由字母 A-Z ； a .z 、數(shù)字和下劃線字符組成任何標(biāo)識符必需以英文字母開頭末字符不能為下劃線不答應(yīng)顯現(xiàn)兩個連續(xù)下劃線標(biāo)識符中不

3、區(qū)分大小寫字母VHDL定義的保留字或稱關(guān)鍵字,不能用作標(biāo)識符VHDf 93 標(biāo)準(zhǔn)支持?jǐn)U展標(biāo)識符,以反斜杠來龍界,答應(yīng)以數(shù)字開頭,答應(yīng)使用空格以及兩個以上的下劃號；擴(kuò)標(biāo)用反斜杠界泄；如：multi_screenso答應(yīng)包含圖形符號、空格符；如：等；反斜杠之間的字符可用保留字；如：等；擴(kuò)標(biāo)的界泄符兩個斜杠之間可以用數(shù)字打頭；如：等；100$, 2chip, 擴(kuò)標(biāo)中答應(yīng)多個卜 - 劃線相連；如： Four_screens, TWO_Computer_ 等；擴(kuò)展標(biāo)識符中的一個反斜杠,要用兩個反斜杠來代替擴(kuò)標(biāo)區(qū)分大小寫；如：與不同；擴(kuò)標(biāo)與短標(biāo)不同；如：4. 下標(biāo)名一一數(shù)組與 Computer 不同；用途

4、：用于指示數(shù)組型變量或信號的某一個元素格式：標(biāo)識符 表達(dá)式 例如： b 3:表示數(shù)組型變量或信號b 的第 3 個元素5. 段名一一多個下標(biāo)名的組合用途：用于指示數(shù)組型變量或信號的某一段元素格式：標(biāo)識符 表達(dá)式方向表達(dá)式 方向： TO下標(biāo)序號由低到高 DOWNTO下標(biāo)序號由高到低例如： D 7 DOWNTO 0:表示數(shù)據(jù)總線 D7. D0 D 5 TO 7 ；表示數(shù)據(jù)總線 D5. D7 6. 注釋VHDL中的注釋由兩個連續(xù)的短線 一 開頭,直到行尾；VHDL數(shù)據(jù)對象 一一 存放各種類型數(shù)據(jù)的容器,包括變量、常量、 信號和文件1. 變量 VARIABLE 規(guī)章：只能在進(jìn)程 PROCESS. 函數(shù)

5、FUNCTION和過程 PROCEDURE 中說 明和使用的局域量 定義格式：VARIABLE變量名：數(shù)據(jù)類型 范疇 ：二初始值 如： VARIABLE a： INTEGER；VARIABLE b： INTEGER :=2 ；VARIABLE c： INTEGER RANGE 0 TO 7 : 二 2：變量賦值語句：目標(biāo)變量劃：二表達(dá)式 例如： VARIABLE x, y ： REAL VARIABLE a, b ： BIT VECTOR 0 TO 7: x：=: y：二+x；a：a 3 TO 6 : = T , T , O , T ；a 0 TO 5:二 b 2 TO 7: 變量使用要點(diǎn)：變

6、量是一個局部量,只能在進(jìn)程和子程序中使用,不能將信息帶出對它作出 泄義的當(dāng)前設(shè)計(jì)單元；變量賦值立刻發(fā)生,無延時(shí)行為；VHDL不支持變量附加延時(shí)語句；變量的初值不是必需的,綜合器將略去全部 初值；變量常用在實(shí)現(xiàn)某種算法的賦值語句中；2. 信號 SIGNAL 規(guī)章：信號是在結(jié)構(gòu)體 ARCHITECTURE、程序包 PACKAGE和實(shí)體中聲明的全 局量；信號定義格式：SIGNAL信號斜：數(shù)據(jù)類型 范囤 : 二初值 例如： SIGNAL temp： STD LOGIC：二O ：SIGNAL flags, flagb： BIT SIGNAL data ： STD LOGIC VECTOR 15 DOWN

7、TO 0: 信號賦值語句：目標(biāo)信號名 V 二表達(dá)式 例如： x=9；y=x；z=x AFTER 5 ns ；留意信號和變量賦值方法的區(qū)分：變量用“ ：二” 號賦值,而信號用 二” 賦值；在聲明中對信號和變量賦初值,兩者都用“: 二” 號；信號使用要點(diǎn) 信號類似于連接線；信號可以作為設(shè)計(jì)實(shí)體中并行語句模塊間的信息溝通通 道；信號不但可以容納當(dāng)前值,也可以保持歷史值；這一屬性與觸發(fā)器的記憶功 能有很好的對應(yīng)關(guān)系；信號的初值不是必需的,而且僅在仿真中有效；信號的賦值答應(yīng)答應(yīng)設(shè)圧延時(shí),如：T1=T2 AFTER 20 ns, 但僅用于仿真；當(dāng)信號用在次序描述語句中時(shí),其值在相應(yīng)的進(jìn)程,函數(shù)或過程完成之

8、后才 更新；實(shí)體中定義的端口默認(rèn)為信號；3. 常量 CONSTANT 規(guī)章：常量在程序前部宦義,且一旦被賦值就不能再轉(zhuǎn)變；常量進(jìn)義格式：CONSTANT 常量名：數(shù)據(jù)類型：二初值：例如：CONSTANT fbus： BIT VECTOR：二 “ 010111” : CONSTANT Vcc： REAL：二；CONSTANT dely： TIME： =25 ns ：常量使用要點(diǎn)：常量設(shè)置使得設(shè)汁實(shí)體中的常數(shù)易閱讀和修改；如將位矢的寬度定義為一個常量,只要修改這個常戢就能轉(zhuǎn)變寬度,從而轉(zhuǎn)變硬件結(jié)構(gòu)；常量是一個恒左不變的值,一目作了數(shù)據(jù)類型的賦值左義后,在程序中不能 再轉(zhuǎn)變,有全局意義；常量與表達(dá)式

9、類型必需一樣,只能是標(biāo)量類型或復(fù)合類型；常量的可視性 其使用范疇取決于定義的位置 ：泄義在程序包中的常量,具有最大全局化特點(diǎn),可以用在調(diào)用此程序包 的全部設(shè)計(jì)實(shí)體中；左義在設(shè)計(jì)實(shí)體中的常量,其有效范疇為這個實(shí)體定義的全部的結(jié)構(gòu) 體：左義在設(shè)計(jì)實(shí)體的某一結(jié)構(gòu)體中的常疑,就只能用于此結(jié)構(gòu)體：左義在結(jié)構(gòu)體的某一單元的常呈 在這一進(jìn)程中；: ,如一個進(jìn)程中,就這個常量只能用4.文件 FILE VHDL 1076-1993 標(biāo)準(zhǔn) 在仿文件是傳輸大量數(shù)據(jù)的客體,包含一些特地?cái)?shù)據(jù)類型的數(shù)值；真測試時(shí),測試的輸入鼓勵數(shù)據(jù)和仿 文件的聲明方式為：真結(jié)果的輸出都可用文件來進(jìn)行；FILE identifier :

10、file_type OPEN mode IS file_name” ;VHDL數(shù)據(jù)類型VHDL是一種強(qiáng)類型語言,要求設(shè)計(jì)實(shí)體中的每一個常數(shù)、信號、變量、函數(shù)以及設(shè)立的各種參量都必需具有確 疑才能相互傳遞和作用；定的數(shù)據(jù)類型, 并且只有數(shù)據(jù)類型相同的1.標(biāo)量型 Scalar Type單元素的最基本數(shù)據(jù)類型1實(shí)數(shù)類型2整數(shù)類型3 枚舉類型4 時(shí)間類型2. 復(fù)合類型 Composite Type 1 數(shù)組型 Array 2 記錄型 Record 3. 存取類型 Access Type 為數(shù)據(jù)對象供應(yīng)存取方式4. 文件類型 Files Type 一一供應(yīng)多值存取類型VHDL的預(yù)立義數(shù)據(jù)類型一一在 ST

11、D庫中的標(biāo)準(zhǔn)程序包 STANDARD中預(yù)先左義的數(shù)據(jù)類型；1. 位BIT 數(shù)據(jù)類型BIT 是一個二值枚舉類型, 包括 0 和 T ；可用于表示變雖、 信號等數(shù)據(jù)對象的狀態(tài)；進(jìn)義語句： TYPE BIT IS O , 1 2. 位矢量 BIT VECTOR數(shù)據(jù)類型位矢雖是由多個 BIT 組成的數(shù)組, BIT 是其元素, 形式為用雙引號把多個 BIT位括在一起,如“0011” ；可用于 表示總線的狀態(tài)；定義語句：TYPE BIT VECTOR IS ARRAY NATURAL RANGE OF BIT； RANGE表示寬度未左, NATURAL 表示其寬度的范圍和自然數(shù)的范疇相同規(guī)章：使用位矢量必

12、需注明位寬,例如：SIGNAL a： BIT VECTOR 7 DOWNTO 0:定義 a 是一個寬為 8 位的位矢量,左為 a7 右為 a0 ；例： SIGNAL a： BIT_VECTOR 7 DOWNTO 0: SIGNAL b： BIT_VECTOR 3 DOWNTO 0: SIGNAL c： BIT ：b= “ 1110”：b 3 = T : bUa 7 DOWNTO 4: a 7 DOWNTO 4 =a 3 DOWNTO 0: a 3 DOWNTO 0 = b ；a 7 =C ：3. 布爾 BOOLEAN數(shù)據(jù)類型 BOOLEAN也是一個二值枚舉類型,一個布爾量具有兩種狀態(tài)：規(guī)律“

13、假”FALSE和規(guī)律“ 真”TRUE；布 爾量沒有詳細(xì)數(shù)值的含義,也不能進(jìn)行算術(shù)運(yùn)算,但是可以進(jìn)行規(guī)律運(yùn)算,并作為關(guān)系運(yùn)算的結(jié)果；定義語句：TYPE BOOLEAN IS FALSE, TRUE；以枚舉類型定義4.字符 （CHARACTER）數(shù)據(jù)類型O 9 ；字字符是用單引號括起來的ASCII 碼字符,如 a 符有大小寫區(qū)分,如逹 不同于 b 定義語句：TYPE CHARACTER IS （ASCII 碼字符表中的全部字符）5. 字符串 （STRING）數(shù)據(jù)類型字符串是用雙引號括起來的字符序列,也稱字符矢量或字符串?dāng)?shù)組；例如,“ A BOY. ”,“”6. 整數(shù) （INTEGER）數(shù)據(jù)類型整數(shù)

14、包括：正整數(shù)、負(fù)整數(shù)和零 范疇 : 32 位帶符號整數(shù) , 即- （231-1 ）. +（231-1 ）即（-47 . +47）整數(shù)常量的書寫方式示例如下：2 二進(jìn)制整數(shù)一十進(jìn)制整數(shù)10E4 一十進(jìn)制整數(shù)16#D2# 十六進(jìn)制整數(shù)2# 硬件實(shí)現(xiàn)時(shí), 整數(shù)由不超過32 位的二進(jìn)制數(shù)來表示； 當(dāng)端口類型設(shè)為整數(shù)型時(shí)一般應(yīng)對其范用賜予限左,這時(shí) 端口的寬度為可以表示該整數(shù)的最小寬度；如沒有限左范疇,就綜合后的位寬為 32 位；如： SIGNAL s : INTEGER RANGE 0 TO 15; 表示信號 s 的取值范用是0-15, 可用 4 位二進(jìn)制數(shù)表示,因此s 將被綜合成由四條信號線構(gòu)成的信

15、號；7. 自然數(shù) （NATURAL）和正整數(shù) （POSITIVE）數(shù)據(jù)類型自然數(shù)和正整數(shù)都是整數(shù)的子集自然數(shù)一一包括 0 和正整數(shù)正整數(shù)一不包括 0 的正整數(shù)其定義如下：定義如下：SUBTYPE NATURAL IS INTEGER RANGE 0 TO INTEGER* HIGH; SUBTYPE POSITIVE IS INTEGER RANGE 1 TO INTEGER* HIGH; 8. 實(shí)數(shù) （REAL）數(shù)據(jù)類型VHDL的實(shí)數(shù)類型類似于數(shù)學(xué)上的實(shí)數(shù),或稱浮點(diǎn)數(shù)；由正負(fù)號、小數(shù)點(diǎn)和數(shù)字組成；范疇： +38 TO +38 實(shí)數(shù)常量的書寫方式舉例如下：一十進(jìn)制浮點(diǎn)數(shù)8#E+4 八進(jìn)制浮點(diǎn)數(shù)

16、- 十進(jìn)制浮點(diǎn)數(shù)實(shí)數(shù)類型僅能在EDA仿頁.器中使用,由于苴實(shí)現(xiàn)相當(dāng)復(fù)雜,EDA綜合器目前尚不支持；9. 時(shí)間 （TIME數(shù)據(jù)類型時(shí)間是物理量數(shù)據(jù),由整數(shù)數(shù)據(jù)和單位兩部分組成,整數(shù)和單位之間至少留一個空格,如55 ms, 20 nso時(shí)間及其他物理量數(shù)據(jù)可以用于仿真,但不行綜合；定義如下：TYPE TIME IS RANGE - 47 TO 47 UNITS fs ： - 飛秒 （10-15S） VHDL中的最小時(shí)間單位ps=1000fs ；皮秒ns=1000ps；納秒us=1000ns；微秒ms=1000us；毫秒sec 二 1000ms；秒min 二 60sec；分hr=60min ；時(shí)EN

17、D UNITS；10.錯誤等級（Severity Level）錯誤等級屬于枚舉數(shù)據(jù)類型,用于表征系統(tǒng)的狀態(tài),包括：NOTE （留意）WARNING （警告） , ERROR （出錯）,FAILURE （失?。?；在仿真過程中,可輸出這 4 種值來提示被仿真系統(tǒng)當(dāng)前的工作狀態(tài)；其定義如下：TYPE SEVERITY_LEVEL IS （NOTE, WARNING, ERROR, FAILURE）: IEEE預(yù)定義的標(biāo)準(zhǔn)規(guī)律位和矢量在 IEEE 庫的程序包 STD_LOGIC_U64中,泄義了兩個特別重要的數(shù)據(jù)類型,即標(biāo)準(zhǔn)規(guī)律位 STD_LOGIC和標(biāo)準(zhǔn)邏 輯矢量 STD_LOGIC_VECTORc

18、 1. 標(biāo)準(zhǔn)規(guī)律位 （STD LOGIC）數(shù)據(jù)類型TYPE STD LOGIC IS （,一未初始化的X ,強(qiáng)未知的 . , 強(qiáng) 0 T , 強(qiáng) 1 Z,-高阻態(tài) 平 ,弱未知的 L , 一弱 0 1 H ,弱 忽視）；兩個或以上數(shù)字規(guī)律電路的輸出端連接到同一個巧點(diǎn)時(shí),巧點(diǎn)的電平該如何 取值 節(jié)點(diǎn)的電平取值取決于：兩者或多方當(dāng)前的輸岀電平值：兩者的驅(qū)動才能強(qiáng)弱；驅(qū)動才能強(qiáng)的電路可以將節(jié)點(diǎn)電平強(qiáng)行拉髙或拉低,因此需建立多值規(guī)律系 統(tǒng)加以細(xì)分；多個輸出連接到同一個節(jié)點(diǎn)上時(shí),節(jié)點(diǎn)的電平取值：數(shù)值關(guān)系歸納：X或- 與其它數(shù)值連接時(shí),最終電平取值均為 X：Z 與其它數(shù)值連接時(shí),最終電平取值均為英它數(shù)值：

19、強(qiáng)規(guī)律和弱規(guī)律連接時(shí),取強(qiáng)規(guī)律的數(shù)值；W；W與 L/H 數(shù)值連接時(shí),最終電平取值均為 0 與 1、L 與 H連接時(shí),最終電平取值分別為 X、肌 2. 標(biāo)準(zhǔn)規(guī)律矢量 （STD LOGIC VECTOR）數(shù)據(jù)類型 標(biāo)準(zhǔn)規(guī)律矢量在電路中用來表示總線；其定義如下：TYPE STD LOGIC VECTOR IS ARRAY （NATURAL RANGE ） OF STD LOGIC ；RANGE表示寬度未泄, NATURAL表示英寬度的范用和自然數(shù)的范疇 相同留意：在程序中使用上述兩種數(shù)據(jù)類型前,需加入下面語句：LIBRARY IEEE：USE : 對標(biāo)準(zhǔn)規(guī)律位及標(biāo)準(zhǔn)規(guī)律位矢量賦值時(shí),HL Z 等不能

20、用小寫在 9 種規(guī)律值中,只有 1 0 和Z 可綜合,其他僅用于仿真STD_LOGIC_VECTOR 類型數(shù)據(jù)不能直接進(jìn)行算術(shù)運(yùn)算SIGNAL a: BIT; SIGNAL b: BIT_VECT0R7 DOWNTO 0; SIGNAL c： STD.LOGIC; SIGNAL d: STD.LOGIC.VECTOR7 DOWNTO 0; SIGNAL e： INTEGER RANGE 0 TO 255; 例： a=b3 合法 b2=a; c=d5; d0=c; a=c; 非法 d=b; e=b; e thu. fri. sat : TYPE my.logic IS T , . , 2 ; 枚

21、舉類型的編碼：綜合器自動實(shí)現(xiàn)枚舉類型元素的編碼,一 般將第一個枚舉量 最左邊 編碼為 0, 以后的 依次加 1；編碼用位矢量表示,位矢量的長度 將取所需表達(dá)的全部枚舉元素的最小值；如： TYPE color IS blue, green, yellow, red: 編碼為： blue= “ 00” ;yellow= “ 10” ; red 二 “ 11” ; 2. 整數(shù)類型和實(shí)數(shù)類型左義格式： TYPE數(shù)據(jù)類型需 IS RANGE范國：例如：TYPE numl IS RANGE 0 TO 100 ：晉二數(shù)組類型數(shù)組是將相同數(shù)據(jù)類型的數(shù)據(jù)集合在一起形成的一種新的數(shù)據(jù)類型；可以是 ID、2D或 1

22、D*1D,更高維數(shù)的數(shù) 數(shù)組的結(jié)構(gòu)小組往往是不行綜合的；VHDL中預(yù)徒義的數(shù)據(jù)類型僅包括標(biāo)量類型 單個位 和矢量類型 一維數(shù)組 兩類,并沒有預(yù)左義 2D和 1D*1D 數(shù)組,用戶可以自泄義；上義格式： TYPE數(shù)組名 IS ARRAY 數(shù)據(jù)范用 OF數(shù)據(jù)類型：例如：TYPE data.bus IS ARRAY 7 DOWNTO 0 OF STD.LOGIC：定義數(shù)據(jù)總線 ,下標(biāo)由高到低,即 D7位權(quán)值最高 , D0位權(quán)值最低；TYPE data.bus IS ARRAY 0 TO 7 OF STD.LOGIC：立義數(shù)據(jù)總線, F 標(biāo)由低到髙,即 DO位權(quán)值最髙, D7位 權(quán)值最低； I 一種左

23、義 1D*1D數(shù)組的方法：TYPE matrix2D IS ARRAY 0 TO 3,7 DOWNTO 0 OF STD.LOGIC; 數(shù)組的賦值方法：x= “ 0001” ;一對一維數(shù)組賦值x= . , . , 0, , T ,; 一對一維數(shù)組賦值y= . , . , 0, , T , . , . , . , T ,; 一對 1X1 維或二維數(shù)組賦值 4. 記錄類型 Record| 記錄一一是一組不同數(shù)據(jù)類型的元素的組合；IS RECORD元素名：元素?cái)?shù)據(jù)類型：元素名：元素?cái)?shù)據(jù)類型：左義格式： TYPE記錄類型需END RECORD 記錄類型名 : 拜訪記錄體元素的方式：記錄體名 . 元素名

24、a : STD_L0GIC_VECT0R7 DOWNTO 0; b : INTEGER RANGE 0 to 3; END RECORD ; SIGNAL x, y, z : a_and_b ; SIGNAL data : STD_L0GIC_VECT0R7 DOWNTO 0; SIGNAL num : INTEGER ; num =; z = x ; 數(shù)據(jù)類型轉(zhuǎn)換由于 VHDL是一種強(qiáng)類型語言,不同類型的數(shù)據(jù)對象必需經(jīng)過類型轉(zhuǎn)換,才能相互操作；常見的實(shí)現(xiàn)數(shù)據(jù)類型轉(zhuǎn)換的方法有以下兩種：寫一段專用于數(shù)據(jù)類型轉(zhuǎn)換的 VHDL代碼調(diào)用程序包中預(yù)泄義的數(shù)拯類型轉(zhuǎn)換函數(shù),如程序包 STD_L0GIC_1

25、164oIEEE 庫中供應(yīng)了如干數(shù)據(jù)類型轉(zhuǎn)換函數(shù)： STD_L0GIC_U64程序包泄義的轉(zhuǎn)換函數(shù)：函數(shù) TO_STDLOGICVECTORA 由位矢量 BIT_VECTOR 轉(zhuǎn)換為標(biāo)準(zhǔn)邏借矢量 STD_LOGIC_VECTOR 函數(shù) TO_BITVECTOR A 由標(biāo)準(zhǔn)規(guī)律矢量STD_LOGIC_VECTOR 轉(zhuǎn)換為位矢量 BIT_VECTOR 函數(shù) TO_STDLOGIC A 由 BIT 轉(zhuǎn)換為STD_LOGIC 函數(shù) TO_BIT A 由標(biāo)準(zhǔn)規(guī)律STD_LOGIC轉(zhuǎn)換 BIT STD_LOGIC_ARITH程序包定義的轉(zhuǎn)換函數(shù)：函數(shù) CONV_STD_LOGIC_VECTORA, B 由

26、 INTEGER, SINGED, UNSIGNED 或STD_LOGIC 轉(zhuǎn)換成位寬為 B 的STD_LOGIC_VECTOR 函數(shù) CONV_INTEGER ； 一由 SIGNED, UNSIGNED 和 STD_LOGIC 轉(zhuǎn)換成INTEGER 函數(shù) TO_STDLOGIC A 由 BIT 轉(zhuǎn)換為 例：數(shù)據(jù)類型轉(zhuǎn)換 LIBRARY IEEE; USE USE . STD_LOGIC SIGNAL a： IN INTEGER RANGE 0 TO 15; SIGNAL b: IN INTEGER RANGE 0 TO 15; SIGNAL y： OUT STD_LOGIC_VECTOR7

27、DOWNTO 0; y tuesday. Wednesday.thursday friday Saturday Sunday: 那么根拯上面的屬性函數(shù)立義,不難得出如下的結(jié)果 : week* POStuesday=1 week* VAL3=thursday week* SUCCthursday=friday week* PREDthursdayWednesday week LEFTOFfriday=thursday week RIGHTOFfriday=Saturday 信號類屬性： VHDL預(yù)定義的,對于信號s：true, 否就為 false ,常用于于EVENT: 假如值發(fā)生了變化,就返回

28、值為時(shí)鐘信號的判泄；STABLE：假如 s 值保持不變 , 就返回值為 true, 否就為 false ；ACTIVE：假如 s 值被處理 , 就返回值為 true, 否就為 false ；QUIET：假如在指定的 false ；time 內(nèi) s 值保持不變 , 就返回值為 true, 否就為LAST_EVENT：返回從上一次大事發(fā)生的時(shí)間到當(dāng)前時(shí)間的時(shí)間差；LAST.ACTIVE：最終一次被處理到當(dāng)前所經(jīng)受的時(shí)間長度值；LAST.VALUE：最終一次變化前 s 的值：除 EVENT和 STABLE屬性是可以綜合的之外. 苴它的屬性都不行綜合,僅用于仿貞.；其中以EVENT最為常用；屬性 EV

29、ENT通常用于確定時(shí)鐘信號的邊沿；例如：clock EVENT 一檢測以 clock 為屬性測試項(xiàng)目的大事clock EVENT AND clock= T ; 檢測 clock 的上升沿clock “ EVENT AND clock= . ;檢測 clock 的下降沿EVENT和 ACTIVE有何區(qū)分大事發(fā)生：信號值的發(fā)生變化, 如由 0 變到 1 是一個大事, 而0, 變到 0就不是一個大事,緣由是信 號值沒有變；信號活躍：信號值的任何變化,如由0 變到 1 是一個信號活躍,而信號從0 變到 0 也是一個信號活躍；怎么懂得這句話啊全部的大事都是活躍,但并非全部的活躍都是大事改錯：例：“ 廣計(jì)

30、數(shù)器一一錯誤 LIBRARY IEEE：USE EXTITY countone IS PORT din :IN STDLOGIC.VECTOR7 DOEO 0: ones:OUT INTEGER RANGE 0 TO S: END count_one: ARCHITECTURE test OF count.one IS SIGNAL temp: INTEGER RANGE 0 TO S ：BEGIN PROCESS din BEGIN *eap=0: FOR i IX 0 TO 7 LOOP IFdini=* f THEN temp=temp*l: END IF: END LOOP; ones

31、=temp ：END PROCESS END test; 例：“ 廠計(jì)數(shù)器一一正確 LIBRARY IEEE; USE EXTITY count.one IS PORT din :IN STD.LOGIC.VECTOR7 DOXTO 0: ones:OUT INTEGER RANGE 0 TO S: END count_one: ARCHITECTURE test OF count.one IS BEGIN PROCESS din VARIABLE tecp: INTEGER RANGE 0 TO S: BEGIN t.zp:=0: FOR i IX 0 TO 7 LOOP IFdini= f THEN temp：=tesp*l: END IF: END LOOP: ones=temp; END PROCESSEND test; 例：合法與非法的數(shù)組賦值 : TYPE row IS ARRAY 7 DOWNTO 0 OF STD.LOGIC; TYPE arrayl IS ARRAY0 TO 3 OF row; TYPE array2 IS ARRAY0 TO 3 OF STD.LOGIC.VECTOR7 DOWNTO 0; TYPE array3 IS ARRAY0 TO 3,7 DOWNTO 0 OF STD.LOGIC; SIGNAL x: row; SIGNAL