建立時間和保持時間關(guān)系詳解(共7頁)

1、建立時間和保持時間關(guān)系(gun x)詳解圖1建立時間（setup time）是指在觸發(fā)器的時鐘(shzhng)信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被打入觸發(fā)器；保持時間（hold time）是指在觸發(fā)器的時鐘信號(xnho)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間，如果保持時間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如圖1 。數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時間的要求，當(dāng)然在一些情況下，建立時間和保持時間的值可以為零。 PLD/FPGA開發(fā)軟件可以自動計算兩個相關(guān)輸入的建立和保持時間。個人理解：1、建立時間（setup time）觸發(fā)器在時鐘沿到來之前，其數(shù)據(jù)的

2、輸入端的數(shù)據(jù)必須保持不變的時間；建立時間決定了該觸發(fā)器之間的組合邏輯的最大延遲。2、保持時間（hold time）觸發(fā)器在時鐘沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時間；保持時間決定了該觸發(fā)器之間的組合邏輯的最小延遲。關(guān)于建立時間保持時間的考慮華為題目：時鐘周期為T，觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max，最小為T2min。問：觸發(fā)器D2的建立時間T3和保持時間T4應(yīng)滿足什么條件？分析：Tffpd：觸發(fā)器輸出的響應(yīng)時間，也就是觸發(fā)器的輸出在clk時鐘上升沿到來之后多長的時間內(nèi)發(fā)生變化并且穩(wěn)定，也可以理解為觸發(fā)器的輸出延時。Tcomb：觸發(fā)

3、器的輸出經(jīng)過組合邏輯所需要的時間，也就是題目中的組合邏輯延遲。Tsetup：建立時間Thold：保持(boch)時間Tclk：時鐘(shzhng)周期建立時間容限：相當(dāng)于保護(boh)時間，這里要求建立時間容限大于等于0。保持時間容限：保持時間容限也要求大于等于0。由上圖可知，建立時間容限Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根據(jù)建立時間容限0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup0，可以得到觸發(fā)器D2的TsetupTclk-Tffpd(max)-Tcomb(max)，由于題目沒有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得

4、到TsetupT-T2max。由上圖可知，保持時間容限+TholdTffpd(min)+Tcomb(min)，所以保持時間容限Tffpd(min)+Tcomb(min)-Thold，根據(jù)保持時間容限0，也就是Tffpd(min)+Tcomb(min)-Thold0可以得到觸發(fā)器D2的TholdTffpd(min)+Tcomb(min)，由于題目沒有考慮Tffpd，所以我們認(rèn)為Tffpd0，于是得到TholdT2min。關(guān)于保持時間的理解就是，在觸發(fā)器D2的輸入信號還處在保持時間的時候，如果觸發(fā)器D1的輸出已經(jīng)通過組合邏輯到達D2的輸入端的話，將會破壞D2本來應(yīng)該保持的數(shù)據(jù) HYPERLINK

5、/zeal10174/255049/message.aspx 建立時間(shjin)與保持時間 HYPERLINK /word/156000.aspx o 時鐘(shzhng) 時鐘(shzhng)是整個電路最重要、最特殊的信號，系統(tǒng)內(nèi)大部分器件的動作都是在時鐘的跳變沿上進行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態(tài)出錯；因而明確 HYPERLINK /word/155997.aspx o FPGA FPGA設(shè)計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設(shè)計的穩(wěn)定性有非常重要的意義。 HYPERLINK /word/155999.aspx o 建立時間 建立時間與 H

6、YPERLINK /word/155998.aspx o 保持時間 保持時間建立時間（Tsu：set up time）是指在時鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時間，如果保持時間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時間的簡單示意圖如下圖1所示。圖1 保持時間與建立時間的示意圖在FPGA設(shè)計的同一個模塊中常常是包含組合邏輯與時序邏輯，為了保證在這些邏輯的接口處數(shù)據(jù)能穩(wěn)定的被處理，那么對建立時間與保持時間建立清晰的概念非常重要。下面在認(rèn)識了

7、建立時間與保持時間的概念上思考如下的問題。舉一個常見的例子。圖2 同步設(shè)計中的一個基本模型圖2為統(tǒng)一采用一個時鐘的同步設(shè)計中一個基本的模型。圖中Tco是觸發(fā)器的數(shù)據(jù)輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發(fā)器的建立時間；Tpd為時鐘的延時。如果第一個觸發(fā)器D1建立時間最大為T1max，最小為T1min，組合邏輯的延時最大為T2max，最小為T2min。問第二個觸發(fā)器D2立時間T3與保持時間T4應(yīng)該滿足什么條件，或者是知道了T3與T4那么能容許的最大時鐘周期是多少。這個問題是在設(shè)計中必須考慮的問題，只有弄清了這個問題才能保證所設(shè)計的組合邏輯的延時是否滿足了要求。下面通過時序(s

8、h x)圖來分析：設(shè)第一個觸發(fā)器的輸入為D1，輸出為Q1,第二個觸發(fā)器的輸入為D2，輸出為Q2；時鐘統(tǒng)一在上升沿進行采樣，為了便于(biny)分析我們討論兩種情況即第一：假設(shè)時鐘的延時Tpd為零，其實這種情況在FPGA設(shè)計中是常常滿足的，由于在FPGA 設(shè)計中一般是采用統(tǒng)一的系統(tǒng)時鐘，也就是利用從全局時鐘管腳輸入的時鐘，這樣在內(nèi)部時鐘的延時完全可以忽略不計。這種情況下不必考慮保持時間，因為每個數(shù)據(jù)都是保持一個時鐘節(jié)拍同時又有線路的延時，也就是都是基于CLOCK的延遲遠(yuǎn)小于數(shù)據(jù)的延遲基礎(chǔ)上，所以保持時間都能滿足要求，重點是要關(guān)心建立時間，此時如果D2的建立時間滿足要求那么時序圖應(yīng)該如圖3所示。從

9、圖中可以看出(kn ch)如果：T-Tco-TdelayT3即： Tdelay T-Tco-T3那么就滿足了建立時間的要求，其中T為時鐘的周期，這種情況下第二個觸發(fā)器就能在第二個時鐘的升沿就能穩(wěn)定的采到D2，時序圖如圖3所示。圖3 符合要求的時序圖如果組合邏輯的延時過大使得T-Tco-TdelayT3這也就是(jish)要求的D2的建立時間。從上面的時序圖中也可以看出，D2的建立時間與保持時間與D1的建立與保持時間是沒有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時有關(guān)，這也是一個很重要的結(jié)論。說明了延時沒有疊加效應(yīng)。第二種情況如果時鐘存在延時，這種情況下就要考慮保持時間了，同時也需要考

10、慮建立時間。時鐘出現(xiàn)較大的延時多是采用了異步時鐘的設(shè)計方法，這種方法較難保證數(shù)據(jù)的同步性，所以實際的設(shè)計中很少采用。此時如果建立時間與保持時間都滿足要求那么輸出的時序如圖5所示。圖5 時鐘存在延時但滿足時序從圖5中可以容易的看出(kn ch)對建立時間放寬了Tpd，所以D2的建立時間需滿足要求：TpdT-Tco-T2maxT3由于建立時間與保持時間的和是穩(wěn)定的一個時鐘周期，如果時鐘有延時，同時數(shù)據(jù)的延時也較小那么建立時間必然是增大的，保持時間就會隨之減小，如果減小到不滿足D2的保持時間要求(yoqi)時就不能采集到正確的數(shù)據(jù)，如圖6所示。這時即T（TpdTco-T2min）T4 即TcoT2m

11、in-TpdT4從上式也可以看出如果Tpd0也就是時鐘的延時為0那么同樣是要求TcoT2minT4，但是在實際的應(yīng)用中由于T2的延時也就是線路的延時遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時間即T4所以不必要關(guān)系保持時間。圖6 時鐘存在延時且保持時間不滿足要求下面用數(shù)字來說明一下加深理解（以下舉例暫不考慮hold time）：建立時間Tsetup=Tdelay+ Tco- Tpd假設(shè)Tco（觸發(fā)器固有的建立時間）= 2ns 假設(shè)1，Clock Delay =0，Data delay=0，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時鐘port的時鐘沿到來之前2ns趕到數(shù)據(jù)port，才能滿足觸發(fā)器的Tco。 假設(shè)2，Clock

12、delay=0，data Delay = 3ns，那么數(shù)據(jù)port的新數(shù)據(jù)必須在時鐘port的時鐘沿到來之前5ns就得趕到數(shù)據(jù)port，其中的3ns用來使新數(shù)據(jù)從數(shù)據(jù)port趕到觸發(fā)器的D端(由于data Delay ），剩下的2ns用來滿足觸發(fā)器的Tco。 假設(shè)3，Clock delay=1ns，data Delay = 3ns，由于時鐘port的時鐘沿推后1ns到達觸發(fā)器的時鐘端，那么數(shù)據(jù)port的新數(shù)據(jù)只需在時鐘port的時鐘沿到來之前4ns趕到數(shù)據(jù)port即可。 假設(shè)4，假設(shè)時鐘的周期T=4ns，即你的系統(tǒng)需要運行在250M頻率上，那么以上的假設(shè)中，假設(shè)2顯然是不成立的，也就是說在假設(shè)

13、2的情況下，你的系統(tǒng)運行頻率是低于250M的，或者說在250M系統(tǒng)里是有setup time violation的。在假設(shè)2的情況下，由于Tco及Tpd均是FPGA的固有特性，要想滿足4ns的T，那么唯一你能做的就是想方設(shè)法減小Tdelay，也就是數(shù)據(jù)路徑的延時。即所謂的找出關(guān)鍵路徑，想辦法優(yōu)化之。 總結(jié)，在實際的設(shè)計中，對于一個給定的IC,其實我們很容易看到T，Tpd，Tsetup，Th都是固定不變的（在跨時鐘域時，Tpd會有不同），那么我們需要關(guān)心的參數(shù)就是Tdelay，即數(shù)據(jù)路徑的延時，控制好了這個延時，那我們的設(shè)計就不會存在(cnzi)建立時間和保持時間不滿足的情況了！后記：有個著名的

14、筆試題,這樣說道：時鐘周期為T,觸發(fā)器D1的建立時間(shjin)最大為T1max，最小為T1min，該觸發(fā)器的數(shù)據(jù)輸出延時為Tco。組合邏輯電路最大延遲為 T2max,最小為T2min。假設(shè)D1在前，D2去采樣D1的數(shù)據(jù)（實際就是對圖2的文字描述），問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。這里給出一個簡易公式供大家死記一下，以下兩個(lin )公式確定了D2的Tsetup和Thold：1) D1的Tco + max數(shù)據(jù)鏈路延時 + D2的Tsetup T（即T3 D2的Thold（即T4 Tco + T2min）其實上面的式2可以從T3+T4=T推出，不過要注意把1)中的T2max改為T2min即可。總之，建立時間長了，保持時間就短了。