集成電路設(shè)計(jì)概述課件

1、集成電路設(shè)計(jì)概述 7/30/20221目的認(rèn)識(shí)集成電路的發(fā)展歷史、現(xiàn)狀和未來了解集成電路設(shè)計(jì)工藝熟悉集成電路設(shè)計(jì)工具培養(yǎng)集成電路設(shè)計(jì)興趣7/30/20222主要內(nèi)容1.1 集成電路的發(fā)展1.2 集成電路的分類1.3 集成電路設(shè)計(jì)步驟1.4 集成電路設(shè)計(jì)方法1.5 電子設(shè)計(jì)自動(dòng)化技術(shù)概論1.6 九天系統(tǒng)綜述7/30/20223集成電路 Integrated Circuit ，縮寫IC IC是通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的一種器件。 7/30

2、/20224集成電路芯片顯微照片集成電路芯片鍵合7/30/20225各種封裝好的集成電路7/30/20226 集成電路IC基本概念-形狀: 一般為正方形或矩形-面積: 幾平方毫米到幾百平方毫米。面積增大引起功耗增大、封裝困難、成品率下降，成本提高，可通過增大硅園片直徑來彌補(bǔ)。-集成度，規(guī)模: 包含的MOS管數(shù)目或等效邏輯門(2輸入的NAND)的數(shù)量 1個(gè)2輸入的NAND=4個(gè)MOS管7/30/20227-特征尺寸： 集成電路器件中最細(xì)線條的寬度，對(duì)MOS器件常指柵極所決定的溝導(dǎo)幾何長(zhǎng)度，是一條工藝線中能加工的最小尺寸。 反映了集成電路版圖圖形的精細(xì)程度，特征尺寸的減少主要取決于光刻技術(shù)的改進(jìn)（

3、光刻最小特征尺寸與曝光所用波長(zhǎng)）。-硅園片直徑：考慮到集成電路的流片成品率和生產(chǎn)成本，每個(gè)硅園片上的管芯數(shù)保持在300個(gè)左右。-封裝： 把IC管芯放入管殼內(nèi)并加以密封，使管芯能長(zhǎng)期可靠地工作 為了適應(yīng)高密度安裝的要求，從扦孔形式（THP）向表面安裝形式（SMP）發(fā)展， SMP優(yōu)點(diǎn)是節(jié)省空間、改進(jìn)性能和降低成本，而且它還可以直接將管芯安裝在印制版電路板的兩面，使電路板的費(fèi)用降低60%。目前最多端口已超過1千個(gè)。7/30/20228一個(gè)圓片制造多個(gè)芯片7/30/20229MPW示意圖7/30/2022101.1 集成電路的發(fā)展集成電路的出現(xiàn)1947-1948年：公布了世界上第一支（點(diǎn)接觸）晶體三極

4、管標(biāo)志電子管時(shí)代向晶體管時(shí)代過渡。因此1956年美國貝爾實(shí)驗(yàn)室三人獲諾貝爾獎(jiǎng)1950年：成功制出結(jié)型晶體管1952年：英國皇家雷達(dá)研究所第一次提出“集成電路”的設(shè)想1958年：美國德克薩斯儀器公司制造出世界上第一塊集成電路（雙極型-1959年公布）1960年：制造成功MOS集成電路7/30/202211集成電路的發(fā)展從此IC經(jīng)歷了：SSI -Small Scale Integration MSI-Medium Scale Integration LSI -Large Scale Integration 現(xiàn)已進(jìn)入到：VLSI-Very Large Scale Integration ULSI-U

5、ltra Large Scale Integration GSI -Grand Sale Integration 7/30/202212集成電路的發(fā)展 表1 CMOS工藝特征尺寸發(fā)展進(jìn)程 7/30/202213集成電路發(fā)展的特點(diǎn)：特征尺寸越來越小（45nm）硅圓片尺寸越來越大（8inch12inch）芯片集成度越來越大（2000K）時(shí)鐘速度越來越高（ 500MHz）電源電壓/單位功耗越來越低（0.6V）布線層數(shù)/I/0引腳越來越多（9層/1200）7/30/202214摩爾定律 一個(gè)有關(guān)集成電路發(fā)展趨勢(shì)的著名預(yù)言，該預(yù)言直至今日依然準(zhǔn)確。 集成電路自發(fā)明四十年以來，集成電路芯片的集成度每三年翻

6、兩番 ，而加工特征尺寸縮小 倍。 即由Intel公司創(chuàng)始人之一Gordon E. Moore博士1965年總結(jié)的規(guī)律，被稱為摩爾定律。7/30/202215集成電路單片集成度和最小特征尺寸的發(fā)展曲線7/30/202216IC在各個(gè)發(fā)展階段的主要特征數(shù)據(jù)7/30/202217Intels CPUYear of introductionTransistors4004 1971 2,2508008 1972 2,5008080 1974 5,0008086 1978 29,000286 1982 120,000386 processor 1985 275,000486 DX processor 19

7、89 1,180,000Pentium processor 1993 3,100,000Pentium II processor 2019 7,500,000Pentium III processor 201924,000,000Pentium 4 processor 200042,000,000Intel 公司CPU芯片集成度的發(fā)展7/30/202218Intel 公司第一代CPU4004電路規(guī)模：2300個(gè)晶體管生產(chǎn)工藝：10um最快速度：108KHz7/30/202219Intel 公司CPU386TM電路規(guī)模：275,000個(gè)晶體管生產(chǎn)工藝：1.5um最快速度：33MHz7/30/20

8、2220Intel 公司最新一代CPUPentium 4電路規(guī)模：4千2百萬個(gè)晶體管生產(chǎn)工藝：0.13um最快速度：2.4GHz7/30/202221集成電路今后的發(fā)展趨勢(shì)在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速度、 超高集成度的IC芯片。利用先進(jìn)工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和測(cè)試技術(shù)發(fā)展各種專用集成電路(ASIC)， 特別是開發(fā)更為復(fù)雜的片上系統(tǒng)(SOC)，不斷縮短產(chǎn)品上市時(shí)限，產(chǎn)品更新?lián)Q代的時(shí)間越來越短。 7/30/202222器件結(jié)構(gòu)類型集成度使用的基片材料電路的功能應(yīng)用領(lǐng)域1.2 集成電路的分類 7/30/202223按器件結(jié)構(gòu)類型分類雙極集成電路：主要由雙極型晶體管構(gòu)成NPN型雙極集成

9、電路PNP型雙極集成電路金屬-氧化物-半導(dǎo)體(MOS)集成電路：主要由MOS晶體管(單極型晶體管)構(gòu)成NMOSPMOSCMOS(互補(bǔ)MOS)雙極-MOS(BiMOS)集成電路：是同時(shí)包括雙極和MOS晶體管的集成電路。綜合了雙極和MOS器件兩者的優(yōu)點(diǎn)，但制作工藝復(fù)雜。7/30/202224集成度：每塊集成電路芯片中包含的元器件數(shù)目按晶體管數(shù)目劃分的集成電路規(guī)模 按集成度分類7/30/202225單片集成電路 是指電路中所有的元器件都制作在同一塊半導(dǎo)體基片上的集成電路。在半導(dǎo)體集成電路中最常用的半導(dǎo)體材料是硅，除此之外還有GaAs等?；旌霞呻娐?厚膜集成電路 薄膜集成電路按使用的基片材料分類7/

10、30/202226數(shù)字集成電路(Digital IC)： 是指處理數(shù)字信號(hào)的集成電路，即采用二進(jìn)制方式進(jìn)行數(shù)字計(jì)算和邏輯函數(shù)運(yùn)算的一類集成電路。模擬集成電路(Analog IC)： 是指處理模擬信號(hào)(連續(xù)變化的信號(hào))的集成電路， 通常又可分為線性集成電路和非線性集成電路 ： 線性集成電路：又叫放大集成電路，如運(yùn)算放大器、電壓比較器、跟隨器等。 非線性集成電路：如振蕩器、定時(shí)器等電路。數(shù)?；旌霞呻娐?Digital - Analog IC) ： 例如 數(shù)模(D/A)轉(zhuǎn)換器和模數(shù)(A/D)轉(zhuǎn)換器等。按電路的功能分類7/30/202227標(biāo)準(zhǔn)通用集成電路 通用集成電路是指不同廠家都在同時(shí)生產(chǎn)的用量

11、極大的標(biāo)準(zhǔn)系列產(chǎn)品。這類產(chǎn)品往往集成度不高，然而社會(huì)需求量大，通用性強(qiáng)。專用集成電路 根據(jù)某種電子設(shè)備中特定的技術(shù)要求而專門設(shè)計(jì)的集成電路簡(jiǎn)稱ASIC，其特點(diǎn)是集成度較高功能較多，功耗較小，封裝形式多樣。按應(yīng)用領(lǐng)域分類7/30/202228“自底向上”（Bottom-up） “自底向上”的設(shè)計(jì)路線，即自工藝開始，先進(jìn)行單元設(shè)計(jì)，在精心設(shè)計(jì)好各單元后逐步向上進(jìn)行功能塊、子系統(tǒng)設(shè)計(jì)，直至最終完成整個(gè)系統(tǒng)設(shè)計(jì)。在模擬IC和較簡(jiǎn)單的數(shù)字IC設(shè)計(jì)中，大多仍采用“自底向上”的設(shè)計(jì)方法 ?！白皂斚蛳隆保═op-down） 其設(shè)計(jì)步驟與“自底向上”步驟相反。設(shè)計(jì)者首先進(jìn)行行為設(shè)計(jì)；其次進(jìn)行結(jié)構(gòu)設(shè)計(jì)；接著把各子

12、單元轉(zhuǎn)換成邏輯圖或電路圖；最后將電路圖轉(zhuǎn)換成版圖。1.3集成電路設(shè)計(jì)步驟7/30/202229VLSI數(shù)字IC的設(shè)計(jì)流圖 模擬IC的設(shè)計(jì)流圖 7/30/202230全定制方法（Full-Custom Design Approach）半定制方法（Semi-Custom Design Approach）定制法 可編程邏輯器件（PLD：Programmable Logic Device）設(shè)計(jì)方法 1.4 集成電路設(shè)計(jì)方法7/30/202231全定制集成電路（Full-Custom Design Approach）適用于要求得到最高速度、最低功耗和最省面積的芯片設(shè)計(jì)。 即在晶體管的層次上進(jìn)行每個(gè)單元的

13、性能、面積的優(yōu)化設(shè)計(jì)，每個(gè)晶體管的布局/布線均由人工設(shè)計(jì)，并需要人工生成所有層次的掩膜（一般為13層掩膜版圖）。對(duì)每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，芯片尺寸最小。一、全定制方法7/30/202232全定制集成電路優(yōu)點(diǎn)：所設(shè)計(jì)電路的集成度最高產(chǎn)品批量生產(chǎn)時(shí)單片IC價(jià)格最低可以用于模擬集成電路的設(shè)計(jì)與生產(chǎn)缺點(diǎn)：設(shè)計(jì)復(fù)雜度高/設(shè)計(jì)周期長(zhǎng)費(fèi)用高應(yīng)用范圍集成度極高且具有規(guī)則結(jié)構(gòu)的IC（如各種類型的存儲(chǔ)器芯片）對(duì)性能價(jià)格比要求高且產(chǎn)量大的芯片（如CPU、通信IC等）模擬IC/數(shù)?；旌螴C7/30/202233二、半定制方法半定制集成電路（Semi-Custom Design Approach）即設(shè)計(jì)者在

14、廠家提供的半成品基礎(chǔ)上繼續(xù)完成最終的設(shè)計(jì)，只需要生成諸如金屬布線層等幾個(gè)特定層次的掩膜。根據(jù)需求采用不同的半成品類型。7/30/202234 半定制的設(shè)計(jì)方法 分為門陣列（GA：Gate Array）法和門海（GS：Sea of Gates）法兩種：門陣列（GA：Gate Array）有通道門陣列：就是在一個(gè)芯片上將預(yù)先制造完畢的形狀和尺寸完全相同的邏輯門單元以一定陣列的形式排列在一起，每個(gè)單元內(nèi)部含有若干器件，陣列間有規(guī)則布線通道，用以完成門與門之間的連接。未進(jìn)行連線的半成品硅圓片稱為“母片”半定制方法7/30/202235“母片”的示意圖：7/30/202236門 海門海（SOC：Sea-

15、of-Gate）無通道門陣列：也是采用母片結(jié)構(gòu)，它可以將沒有利用的邏輯門作為布線區(qū)，而沒有指定固定的布線通道，以此提高布線的布通率并提供更大規(guī)模的集成度。門海設(shè)計(jì)技術(shù)是把由一對(duì)不共柵的P管和N管組成的基本單元鋪滿整個(gè)芯片（除I/O區(qū)外），基本單元之間無氧化隔離區(qū)，布線通道不確定，宏單元連線在無用器件區(qū)上進(jìn)行。7/30/202237門海示意圖 門陣列生產(chǎn)步驟： （1）母片制造 （2）用戶連接和金屬布線層制造7/30/202238 門陣列法設(shè)計(jì)流程圖 7/30/202239門陣列方法的設(shè)計(jì)特點(diǎn)： 設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對(duì)較少的電路。 不足：設(shè)計(jì)靈

16、活性較低；門利用率低；芯片面積浪費(fèi)。門海方法的設(shè)計(jì)特點(diǎn)： 門利用率高，集成密度大，布線靈活，保證布線布通率。 不足：仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用。7/30/202240 定制法包括： 標(biāo)準(zhǔn)單元（SC：Standard Cell） 積木塊（BB：Building Block Layout）1）標(biāo)準(zhǔn)單元法 概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所需的專用電路。 芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線

17、通道區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。三、定制方法7/30/202241標(biāo)準(zhǔn)單元7/30/202242標(biāo)準(zhǔn)單元法與門陣列法比較SC法設(shè)計(jì)流程與GA法相似，但有若干基本的不同點(diǎn)：(1) 在門陣列法中邏輯圖是轉(zhuǎn)換成門陣列所具有的單元或宏單元，而標(biāo)準(zhǔn)單元法則轉(zhuǎn)換成標(biāo)準(zhǔn)單元庫中所具有的標(biāo)準(zhǔn)單元。(2) 門陣列設(shè)計(jì)時(shí)首先要選定某一種門復(fù)雜度的基片，因而門陣列的布局和布線是在最大的門數(shù)目、最大的壓焊塊數(shù)目、布線通道的間距都確定的前提下進(jìn)行的。標(biāo)準(zhǔn)單元法則不同，它的單元數(shù)、壓焊塊數(shù)取決于具體設(shè)計(jì)的要求，而且布線通道的間距是可變的，當(dāng)布線發(fā)生困難時(shí)，通道間距可以隨時(shí)加大，因而布局和布線是在一種不太受約束的條

18、件下進(jìn)行的。(3) 門陣列設(shè)計(jì)時(shí)只需要定制部分掩膜版，而標(biāo)準(zhǔn)單元設(shè)計(jì)后需要定制所有的各層掩膜版。7/30/202243標(biāo)準(zhǔn)單元法與門陣列法相比的優(yōu)點(diǎn)：(1) 芯片面積的利用率比門陣列法要高。芯片中沒有無用的單元，也沒有無用的晶體管。(2) 可以保證100的連續(xù)布通率。(3) 單元能根據(jù)設(shè)計(jì)要求臨時(shí)加以特殊設(shè)計(jì)并加入庫內(nèi)，因而可得到較佳的電路性能。(4) 可以與全定制設(shè)計(jì)法相結(jié)合。在芯片內(nèi)放入經(jīng)編譯得到的宏單元或人工設(shè)計(jì)的功能塊。7/30/202244標(biāo)準(zhǔn)單元法也存在不足：(1) 原始投資大：?jiǎn)卧獛斓拈_發(fā)需要投入大量的人力物力；當(dāng)工藝變化時(shí)，單元的修改工作需要付出相當(dāng)大的代價(jià)，因而如何建立一個(gè)在

19、比較長(zhǎng)的時(shí)間內(nèi)能適應(yīng)技術(shù)發(fā)展的單元庫是一個(gè)突出問題。(2) 成本較高：由于掩膜版需要全部定制，芯片的加工也要經(jīng)過全過程，因而成本較高。只有芯片產(chǎn)量達(dá)到某一定額(幾萬至十幾萬)，其成本才可接受。7/30/202245 2）積木塊法(BB) 又稱 通用單元設(shè)計(jì)法。與標(biāo)準(zhǔn)單元不同之處是：第一，它既不要求每個(gè)單元（或稱積木塊）等高，也不要求等寬。每個(gè)單元可根據(jù)最合理的情況單獨(dú)進(jìn)行版圖設(shè)計(jì)，因而可獲得最佳性能。設(shè)計(jì)好的單元存入庫中備調(diào)用。第二，它沒有統(tǒng)一的布線通道，而是根據(jù)需要加以分配 。通用單元法示意圖 7/30/202246BB單元： 較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單

20、元可以用GA、SC、PLD或全定制方法設(shè)計(jì)。BB布圖特點(diǎn)： 任意形狀的單元（一般為矩形或“L”型）、任意位置、無布線通道。BB方法特點(diǎn)： 較大的設(shè)計(jì)自由度，可以在版圖和性能上得到最佳的優(yōu)化。布圖算法 在發(fā)展中，通道不規(guī)則，連線端口在單元四周，位置不規(guī)則。7/30/202247四、可編程邏輯器件設(shè)計(jì)方法 （PLD：Programmable Logic Device ）可編程邏輯器件： 這種器件實(shí)際上也是沒有經(jīng)過布線的門陣列電路，其完成的邏輯功能可以由用戶通過對(duì)其可編程的邏輯結(jié)構(gòu)單元（CLB）進(jìn)行編程來實(shí)現(xiàn)?？删幊踢壿嬈骷饕蠵AL、 CPLD、FPGA等幾種類型，在集成度相等的情況下，其價(jià)格昂

21、貴，只適用于產(chǎn)品試制階段或小批量專用產(chǎn)品。7/30/202248可編程邏輯器件設(shè)計(jì)方法概念： 用戶通過生產(chǎn)商提供的通用器件，自行進(jìn)行現(xiàn)場(chǎng)編程和制造，或者通過對(duì)“與”、“或”矩陣進(jìn)行掩膜編程，構(gòu)造所需的專用集成電路四種簡(jiǎn)單PLD器件的比較 7/30/202249幾種集成電路類型設(shè)計(jì)復(fù)雜度及費(fèi)用比較Full Custom ， Standard Cell ，Gate Array ，Pogrammable Logic Device從上至下單片價(jià)格：上漲開發(fā)費(fèi)用：下降設(shè)計(jì)復(fù)雜度：下降7/30/202250不同產(chǎn)量時(shí)成本與設(shè)計(jì)方法的關(guān)系7/30/2022511.5 電子設(shè)計(jì)自動(dòng)化技術(shù)概論 隨著IC集成度的

22、不斷提高，IC規(guī)模越來越大、復(fù)雜度越來越高，采用CAD輔助設(shè)計(jì)是必然趨勢(shì) 。第一代IC設(shè)計(jì)CAD工具出現(xiàn)于20世紀(jì)60年代末70年代初，但只能用于芯片的版圖設(shè)計(jì)及版圖設(shè)計(jì)規(guī)則的檢查。第二代CAD系統(tǒng)隨著工作站(Workstation)的推出，出現(xiàn)于80年代。其不僅具有圖形處理能力，而且還具有原理圖輸入和模擬能力 。如今CAD工具已進(jìn)入了第三代，稱之為EDA系統(tǒng)。其主要標(biāo)志是系統(tǒng)級(jí)設(shè)計(jì)工具的推出和邏輯設(shè)計(jì)工具的廣泛應(yīng)用。 7/30/202252EDA設(shè)計(jì)工具的選擇EDAElectronic Design Automation -電子設(shè)計(jì)自動(dòng)化。隨著集成電路工藝的變化及電路規(guī)模的迅速增大，集成電路

23、的設(shè)計(jì)復(fù)雜度越來越高，現(xiàn)今成功的集成電路設(shè)計(jì)必須采用EDA工具，它是能夠促進(jìn)整個(gè)電子設(shè)計(jì)行業(yè)提高設(shè)計(jì)效率，并使設(shè)計(jì)人員的各種復(fù)雜工作變得比較容易進(jìn)行的唯一有效手段。7/30/202253EDA設(shè)計(jì)工具的種類（圖示）7/30/202254工作站平臺(tái)上的主流EDA軟件簡(jiǎn)介 ：1）Candence EDA軟件Candence公司為IC設(shè)計(jì)者提供了豐富的設(shè)計(jì)工具，包括：數(shù)字系統(tǒng)模擬工具Verilog-XL；電路圖設(shè)計(jì)工具Composer；電路模擬工具Spectre(Analog Artist)；射頻模擬工具Spectre RF；版圖編輯器Virtuoso Layout；布局布線工具Preview；版圖

24、驗(yàn)證工具Dracula等 7/30/2022552）Synopsys EDA軟件 Synopsys公司在EDA業(yè)界以它的綜合工具而稱著。Synopsys提倡頂層設(shè)計(jì)。使用該公司的綜合工具，現(xiàn)今已有八成的ASIC是由頂層設(shè)計(jì)的。它支持VHDL全集，允許概念級(jí)驗(yàn)證，可以自動(dòng)生成特定工藝的門級(jí)網(wǎng)表。Synopsys公司2019年合并了Avant！公司之后，擁有了一系列深亞微米ASIC設(shè)計(jì)的專業(yè)化工具，包括優(yōu)秀的模擬工具Hspice，使得底層設(shè)計(jì)能力得到了提升。7/30/2022563）Mentor EDA軟件具有EDA全線產(chǎn)品，包括：設(shè)計(jì)圖輸入；數(shù)字電路設(shè)計(jì)工具；模擬電路分析工具；數(shù)/模混合電路分析

25、工具；邏輯綜合工具；故障分析模擬工具；PCB設(shè)計(jì)；ASIC設(shè)計(jì)與校驗(yàn)；自動(dòng)測(cè)試矢量生成（ATPG）；系統(tǒng)設(shè)計(jì)工具；數(shù)字信號(hào)處理（DSP）工具；FPGA設(shè)計(jì)等。7/30/2022574）Zeni EDA軟件 九天（Zeni）系統(tǒng)是熊貓（Panda）系統(tǒng)的改進(jìn)版。 熊貓系統(tǒng)由我國在80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設(shè)計(jì)的EDA工具軟件，是具有可支持10萬元件規(guī)模設(shè)計(jì)能力的大型集成電路計(jì)算機(jī)輔助設(shè)計(jì)系統(tǒng)。 九天（Zeni）系統(tǒng)包含3個(gè)子系統(tǒng)，覆蓋了集成電路設(shè)計(jì)的主要過程，包括： 基于語言的和基于圖形的設(shè)計(jì)輸入，各個(gè)級(jí)別的設(shè)計(jì)正確性的模擬驗(yàn)證（ZeniVDE）； 交互式的物理版圖設(shè)計(jì)（ZeniPDT）； 版圖正確性驗(yàn)以及CAD數(shù)據(jù)庫 （ZeniVERI）。7/30/202258EDA的四大要素系統(tǒng)電路工具（語言）版圖7/30/202259幾個(gè)關(guān)鍵環(huán)節(jié)系統(tǒng)建模綜合驗(yàn)證布圖布線7/30/202260IC設(shè)計(jì)的兩大方面前端設(shè)計(jì)后端設(shè)計(jì)7/30/2022611.6 九天系統(tǒng)綜述 九天系統(tǒng)是一套完整的超大