數(shù)字跑表模塊設(shè)計(jì)課件

1、數(shù)字跑表設(shè)計(jì)趙杰第1頁，共19頁。任務(wù)要求設(shè)計(jì)一個(gè)數(shù)字跑表，實(shí)現(xiàn)“百分秒”、“秒”和“分”的計(jì)時(shí)及顯示?！懊搿焙汀胺帧蹦軐?shí)現(xiàn)從“00”到“59”的循環(huán)計(jì)數(shù)；“百分秒”能實(shí)現(xiàn)從“00”到“99”的循環(huán)計(jì)數(shù)。時(shí)間顯示利用的是開發(fā)板上提供的LED數(shù)碼顯示器。時(shí)鐘信號(hào)來源于開發(fā)板提供的時(shí)鐘信號(hào)。 具有復(fù)位、暫停、秒表計(jì)數(shù)的功能；第2頁，共19頁。任務(wù)分析圖1 數(shù)字跑表的系統(tǒng)框圖第3頁，共19頁。模塊劃分分頻模塊計(jì)數(shù)模塊顯示控制第4頁，共19頁。確定FPGA的規(guī)格編號(hào) 規(guī)格1復(fù)位信號(hào)高有效，對(duì)系統(tǒng)異步清零2暫停信號(hào)低電平秒表計(jì)數(shù)，高電平停止計(jì)數(shù)3百分秒、秒、分鐘計(jì)數(shù)均采用BCD碼計(jì)數(shù)方式第5頁，共19頁

2、。百分秒計(jì)數(shù)器秒計(jì)數(shù)器分計(jì)數(shù)器flag1flag2pause跑表模塊clkresetms_hms_ls_hs_lm_hm_l設(shè)計(jì)方案第6頁，共19頁。秒計(jì)數(shù)器分計(jì)數(shù)器flagpauseresets_h3:0s_l3:0m_h3:0m_l3:0clk第7頁，共19頁。接口信號(hào)定義信號(hào)名I/O含義clkI100HZ時(shí)鐘輸入resetI復(fù)位信號(hào)，高電平有效pauseI暫停信號(hào)，低電平計(jì)數(shù)，高電平暫停ms_hO百分秒高位ms_lO百分秒低位s_hO秒信號(hào)高位s_lO秒信號(hào)低位m_hO分鐘信號(hào)高位m_lO分鐘信號(hào)低位第8頁，共19頁。設(shè)計(jì)輸入module paobiao(clk,reset,pause,

3、ms_h,ms_l,s_h,s_l,m_h,m_l );inputclk,reset,pause;output3:0ms_h,ms_l,s_h,s_l,m_h,m_l;reg3:0 ms_h,ms_l,s_h,s_l,m_h,m_l;regflag1,flag2;.（程序主體部分）.endmodule原理圖輸入Verilog/VHDL輸入第9頁，共19頁。功能仿真目的：對(duì)設(shè)計(jì)進(jìn)行不帶器件延時(shí)信息的邏輯功能仿真，驗(yàn)證電路功能是否滿足設(shè)計(jì)要求DUT查看輸出波形TESTBENCH第10頁，共19頁。功能仿真-編寫testbenchmodule tb_paobiao;regclk,reset,paus

4、e;wire 3:0ms_h,ms_l,s_h,s_l,m_h,m_l;paobiao u_paobiao(clk,reset,pause,ms_h,ms_l,s_h,s_l,m_h,m_l);/時(shí)鐘產(chǎn)生模塊initial beginclk = 1b0;endalways#5 clk = clk;/復(fù)位信號(hào)產(chǎn)生initial beginreset = 1b0;#100 reset = 1b1;#10 reset = 1b0;end/暫停信號(hào)產(chǎn)生initial beginpause = 1b1;#300 pause = 1b0;#119905 pause = 1b1;#30 pause = 1b0;endendmodule第11頁，共19頁。仿真波形第12頁，共19頁。電路綜合門級(jí)網(wǎng)表是利用廠商提供的器件庫生成的，由與、或、非、寄存器等基本邏輯單元組成的連接關(guān)系SynthesizeVerilog/VHDL原理圖門級(jí)網(wǎng)表該網(wǎng)表可以用來進(jìn)行門級(jí)前仿真，更重要的是還可以用來后端布局布線第13頁，共19頁。綜合之后的部分原理圖第14頁，共19頁。布局布線布局：將綜合輸出的邏輯網(wǎng)表適配到具體FPGA器件的物理單元上布線：實(shí)現(xiàn)FPGA器件元件之間的互連第15頁，共19頁。布局